📄 test.fit.rpt
字号:
; uart:inst1|rxreg[5] ; 2 ;
; uart:inst1|rxreg[6] ; 2 ;
; uart:inst1|rxreg[7] ; 2 ;
; uart:inst1|rxcnt[0] ; 2 ;
; uart:inst1|rxcnt[1] ; 2 ;
+-----------------------+---------+
+-------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+--------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+--------------------+
; Output enables ; 1 / 6 ( 16 % ) ;
; PIA buffers ; 109 / 288 ( 37 % ) ;
; PIAs ; 114 / 288 ( 39 % ) ;
+----------------------------+--------------------+
+-----------------------------------------------------------------------------+
; LAB External Interconnect ;
+-----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 14.25) ; Number of LABs (Total = 6) ;
+-----------------------------------------------+-----------------------------+
; 0 - 1 ; 2 ;
; 2 - 3 ; 0 ;
; 4 - 5 ; 0 ;
; 6 - 7 ; 0 ;
; 8 - 9 ; 0 ;
; 10 - 11 ; 0 ;
; 12 - 13 ; 0 ;
; 14 - 15 ; 1 ;
; 16 - 17 ; 2 ;
; 18 - 19 ; 1 ;
; 20 - 21 ; 0 ;
; 22 - 23 ; 1 ;
; 24 - 25 ; 1 ;
+-----------------------------------------------+-----------------------------+
+-----------------------------------------------------------------------+
; LAB Macrocells ;
+-----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 11.00) ; Number of LABs (Total = 6) ;
+-----------------------------------------+-----------------------------+
; 0 ; 2 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 5 ;
+-----------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; A ; LC11 ; uart:inst|txparity, uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[0], uart:inst|txdatardy, uart:inst|txclk ; uart:inst1|rx1, uart:inst1|hunt, uart:inst1|rxstop ;
; A ; LC9 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC8 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag1, uart:inst|txtag2, uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC7 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txhold[7]~94, uart:inst|txtag1, uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC1 ; uart:inst|txdatardy, uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txparity, uart:inst|txreg[0], uart:inst|txclk ; uart:inst|txparity, uart:inst|tx ;
; A ; LC4 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txhold[6]~90, uart:inst|txreg[7], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC10 ; clk, uart:inst|wr1 ; uart:inst|txdatardy ;
; A ; LC5 ; clk, uart:inst|wr2, uart:inst|wr1, RESET, uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1 ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdatardy, txdry, uart:inst|txparity, uart:inst|tx ;
; A ; LC12 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txhold[5]~86, uart:inst|txreg[6], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC2 ; clk, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1 ; uart:inst|txdatardy ;
; A ; LC13 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txhold[4]~82, uart:inst|txreg[5], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC6 ; uart:inst|txhold[0]~66, uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[1], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC14 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[3], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txhold[3]~78, uart:inst|txreg[4], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC15 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[2], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txhold[2]~74, uart:inst|txreg[3], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; A ; LC3 ; ; pin_name18 ;
; A ; LC16 ; uart:inst|txdatardy, uart:inst|txreg[0], uart:inst|txreg[1], uart:inst|txreg[3], uart:inst|txreg[4], uart:inst|txreg[5], uart:inst|txreg[6], uart:inst|txreg[7], uart:inst|txtag2, uart:inst|txtag1, uart:inst|txhold[1]~70, uart:inst|txreg[2], uart:inst|txclk ; uart:inst|txtag2, uart:inst|txtag1, uart:inst|txreg[7], uart:inst|txreg[6], uart:inst|txreg[5], uart:inst|txreg[4], uart:inst|txreg[3], uart:inst|txreg[2], uart:inst|txreg[1], uart:inst|txreg[0], uart:inst|txdone1, uart:inst|txdatardy, uart:inst|txparity, uart:inst|tx ;
; B ; LC30 ; clk, uart:inst|tx ; uart:inst1|hunt ;
; B ; LC19 ; clk, uart:inst1|rxstop, uart:inst1|rxdatardy, uart:inst1|rxidle, uart:inst1|rxidle1, uart:inst1|rd2, uart:inst1|framingerr, uart:inst1|rd1 ; uart:inst1|framingerr, pin_name16 ;
; B ; LC21 ; clk, uart:inst1|rd2, uart:inst1|paritygen, uart:inst1|rxdatardy, uart:inst1|rxidle, uart:inst1|rxidle1, uart:inst1|parityerr, uart:inst1|rd1 ; uart:inst1|parityerr, pin_name23 ;
; B ; LC24 ; clk, uart:inst1|rd2, uart:inst1|rd1, uart:inst1|rxdatardy, uart:inst1|rxidle, uart:inst1|rxidle1, uart:inst1|overrun ; uart:inst1|overrun, pin_name20 ;
; B ; LC25 ; clk, uart:inst1|rxreg[2], uart:inst1|rxdatardy, uart:inst1|rxidle, uart:inst1|rxidle1 ; DATA_OUT[2] ;
; B ; LC27 ; clk, uart:inst1|rxreg[1], uart:inst1|rxdatardy, uart:inst1|rxidle, uart:inst1|rxidle1 ; DATA_OUT[1] ;
; B ; LC29 ; clk, uart:inst1|rxreg[0], uart:inst1|rxdatardy, uart:inst1|rxidle, uart:inst1|rxidle1 ; DATA_OUT[0] ;
; B ; LC17 ; clk, uart:inst1|rd2, uart:inst1|rxdatardy, RESET, uart:inst1|rxidle, uart:inst1|rxidle1, uart:inst1|rd1 ; uart:inst1|rxdatardy, pin_name21, uart:inst1|rxhold[0], uart:inst1|rxhold[1], uart:inst1|rxhold[2], uart:inst1|rxhold[3], uart:inst1|rxhold[4], uart:inst1|rxhold[5], uart:inst1|rxhold[6], uart:inst1|rxhold[7], uart:inst1|overrun, uart:inst1|parityerr, uart:inst1|framingerr ;
; B ; LC28 ; uart:inst1|rxstop, uart:inst1|paritygen, uart:inst1|rxidle, uart:inst1|rxclk ; uart:inst1|paritygen, uart:inst1|parityerr ;
; B ; LC31 ; uart:inst1|rxidle, uart:inst|tx, uart:inst1|rxclk ; uart:inst1|rxparity, uart:inst1|paritygen, uart:inst1|framingerr ;
; B ; LC18 ; clk, uart:inst1|rxidle ; uart:inst1|rxdatardy, uart:inst1|rxhold[0], uart:inst1|rxhold[1], uart:inst1|rxhold[2], uart:inst1|rxhold[3], uart:inst1|rxhold[4], uart:inst1|rxhold[5], uart:inst1|rxhold[6], uart:inst1|rxhold[7], uart:inst1|overrun, uart:inst1|parityerr, uart:inst1|framingerr ;
; B ; LC20 ; uart:inst1|rxidle, uart:inst1|rxreg[0], uart:inst1|rxclk, RESET ; uart:inst1|hunt, uart:inst1|rxcnt[3], uart:inst1|rxcnt[2], uart:inst1|rxcnt[1], uart:inst1|rxcnt[0], uart:inst1|rxparity, uart:inst1|rxreg[7], uart:inst1|rxreg[6], uart:inst1|rxreg[5], uart:inst1|rxreg[4], uart:inst1|rxreg[3], uart:inst1|rxreg[2], uart:inst1|rxreg[1], uart:inst1|rxreg[0], uart:inst1|rxidle, uart:inst1|rxidle1, uart:inst1|rxstop, uart:inst1|paritygen, uart:inst1|rxdatardy, uart:inst1|rxhold[0], uart:inst1|rxhold[1], uart:inst1|rxhold[2], uart:inst1|rxhold[3], uart:inst1|rxhold[4], uart:inst1|rxhold[5], uart:inst1|rxhold[6], uart:inst1|rxhold[7], uart:inst1|overrun, uart:inst1|parityerr, uart:inst1|framingerr ;
; B ; LC32 ; uart:inst1|rxidle, uart:inst1|rxreg[1], uart:inst1|rxclk ; uart:inst1|rxidle, uart:inst1|rxhold[0] ⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -