test.fit.rpt

uart 通用异步接受机 编译环境为quartus

+--------------+-------+------------------------+
; LVTTL        ; 10 pF ; Not Available          ;
; LVCMOS       ; 10 pF ; Not Available          ;
; TTL          ; 0 pF  ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+----------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                ;
+----------------------------+------------+------+---------------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ;
+----------------------------+------------+------+---------------------+
; |test                      ; 88         ; 36   ; |test               ;
;    |uart:inst1|            ; 34         ; 0    ; |test|uart:inst1    ;
;    |uart:inst|             ; 52         ; 0    ; |test|uart:inst     ;
+----------------------------+------------+------+---------------------+


+--------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                              ;
+----------------------+----------+---------+---------------+--------+----------------------+------------------+
; Name                 ; Location ; Fan-Out ; Usage         ; Global ; Global Resource Used ; Global Line Name ;
+----------------------+----------+---------+---------------+--------+----------------------+------------------+
; RD                   ; PIN_84   ; 9       ; Output enable ; yes    ; On                   ; --               ;
; RESET                ; PIN_81   ; 11      ; Async. clear  ; no     ; --                   ; --               ;
; clk                  ; PIN_83   ; 42      ; Clock         ; yes    ; On                   ; --               ;
; uart:inst1|rxclk     ; LC50     ; 12      ; Clock         ; no     ; --                   ; --               ;
; uart:inst1|rxdatardy ; LC17     ; 13      ; Clock enable  ; no     ; --                   ; --               ;
; uart:inst1|rxidle    ; LC20     ; 30      ; Clock enable  ; no     ; --                   ; --               ;
; uart:inst1|rxidle1   ; LC18     ; 12      ; Clock enable  ; no     ; --                   ; --               ;
; uart:inst|rxclk      ; LC33     ; 12      ; Clock         ; no     ; --                   ; --               ;
; uart:inst|rxdatardy  ; LC77     ; 5       ; Clock enable  ; no     ; --                   ; --               ;
; uart:inst|rxidle     ; LC38     ; 22      ; Clock enable  ; no     ; --                   ; --               ;
; uart:inst|rxidle1    ; LC40     ; 4       ; Clock enable  ; no     ; --                   ; --               ;
; uart:inst|txclk      ; LC53     ; 13      ; Clock         ; no     ; --                   ; --               ;
+----------------------+----------+---------+---------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; RD   ; PIN_84   ; 9       ; On                   ; --               ;
; clk  ; PIN_83   ; 42      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------------------+---------+
; Name                  ; Fan-Out ;
+-----------------------+---------+
; uart:inst1|rxidle     ; 30      ;
; uart:inst|rxidle      ; 22      ;
; uart:inst|txdatardy   ; 14      ;
; uart:inst|txreg[0]    ; 14      ;
; uart:inst|txreg[1]    ; 14      ;
; uart:inst|txreg[2]    ; 14      ;
; uart:inst|txreg[3]    ; 14      ;
; uart:inst|txreg[4]    ; 14      ;
; uart:inst|txreg[5]    ; 14      ;
; uart:inst|txreg[6]    ; 14      ;
; uart:inst|txreg[7]    ; 14      ;
; uart:inst|txtag1      ; 14      ;
; uart:inst|txtag2      ; 14      ;
; uart:inst1|rxdatardy  ; 13      ;
; uart:inst|txclk       ; 13      ;
; uart:inst1|rxidle1    ; 12      ;
; uart:inst1|rxclk      ; 12      ;
; uart:inst|rxclk       ; 12      ;
; RESET                 ; 11      ;
; WR                    ; 9       ;
; uart:inst1|hunt       ; 5       ;
; uart:inst|rxdatardy   ; 5       ;
; uart:inst|hunt        ; 5       ;
; uart:inst1|rd1        ; 5       ;
; uart:inst1|rxcnt[3]   ; 4       ;
; uart:inst|rxidle1     ; 4       ;
; uart:inst|rxcnt[3]    ; 4       ;
; uart:inst1|rd2        ; 4       ;
; uart:inst|cnt[0]      ; 4       ;
; RX                    ; 3       ;
; uart:inst1|rxstop     ; 3       ;
; uart:inst1|rxcnt[2]   ; 3       ;
; uart:inst|tx          ; 3       ;
; uart:inst|rxstop      ; 3       ;
; uart:inst|rxcnt[2]    ; 3       ;
; uart:inst|cnt[1]      ; 3       ;
; uart:inst1|framingerr ; 2       ;
; uart:inst1|parityerr  ; 2       ;
; uart:inst1|overrun    ; 2       ;
; uart:inst1|paritygen  ; 2       ;
; uart:inst1|rxreg[0]   ; 2       ;
; uart:inst1|rxreg[1]   ; 2       ;
; uart:inst1|rxreg[2]   ; 2       ;
; uart:inst1|rxreg[3]   ; 2       ;
; uart:inst1|rxreg[4]   ; 2       ;