18_test_lib.vhd

北京里工大学ASIC设计研究所的100个 VHDL程序设计例子

--test xilinx cell_lib

--use work.types.all;

entity E is
end E;

 architecture test_add of E is

begin

t_add8:block
 signal a0 : bit := '1';
 signal a1 : bit:= '0';
 signal a2 : bit:= '0';
 signal a3 : bit:= '1';
 signal a4 : bit:= '0';
 signal a5 : bit:= '0';
 signal a6 : bit:= '1';
 signal a7 : bit:= '1';

 signal b0 : bit:= '1';
 signal b1 : bit:= '0';
 signal b2 : bit:= '1';
 signal b3 : bit:= '1';
 signal b4 : bit:= '0';
 signal b5 : bit:= '0';
 signal b6 : bit:= '0';
 signal b7 : bit:= '1';

 signal ci : bit:= '1';
 signal co : bit;

 signal s0,s1,s2,s3,s4,s5,s6,s7 : bit;

component add8
  port(
	A0 : in  bit;
	A1 : in  bit;
	A2 : in  bit;
	A3 : in  bit;
	A4 : in  bit;
	A5 : in  bit;
	A6 : in  bit;
	A7 : in  bit;
	B0 : in  bit;
	B1 : in  bit;
	B2 : in  bit;
	B3 : in  bit;
	B4 : in  bit;
	B5 : in  bit;
	B6 : in  bit;
	B7 : in  bit;
	CI : in  bit;
	CO : out bit;
	S0 : out bit;
	S1 : out bit;
	S2 : out bit;
	S3 : out bit;
	S4 : out bit;
	S5 : out bit;
	S6 : out bit;
	S7 : out bit);
end component;

for k1 : add8 use entity work.ADD8;
begin

k1: add8 port map(a0,a1,a2,a3,a4,a5,a6,a7,
				b0,b1,b2,b3,b4,b5,b6,b7,
				ci,co,
				s0,s1,s2,s3,s4,s5,s6,s7);


end block t_add8;
end test_add;