📄 etester.fit.rpt
字号:
; - i78~616 ; 1 ; ON ;
; - i78~617 ; 1 ; ON ;
; - i79~615 ; 1 ; ON ;
; - i79~616 ; 1 ; ON ;
; - i79~617 ; 1 ; ON ;
; - i80~569 ; 1 ; ON ;
; - i80~570 ; 1 ; ON ;
; - i80~571 ; 1 ; ON ;
; SEL[2] ; ; ;
; - i73~656 ; 1 ; ON ;
; - i73~659 ; 1 ; ON ;
; - i73~660 ; 1 ; ON ;
; - i~5 ; 1 ; ON ;
; - i~6 ; 1 ; ON ;
; - i74~615 ; 1 ; ON ;
; - i74~618 ; 1 ; ON ;
; - i75~615 ; 1 ; ON ;
; - i75~618 ; 1 ; ON ;
; - i76~615 ; 1 ; ON ;
; - i76~618 ; 1 ; ON ;
; - i77~615 ; 1 ; ON ;
; - i77~618 ; 1 ; ON ;
; - i78~615 ; 1 ; ON ;
; - i78~618 ; 1 ; ON ;
; - i79~615 ; 1 ; ON ;
; - i79~618 ; 1 ; ON ;
; - i80~569 ; 1 ; ON ;
; - i80~572 ; 1 ; ON ;
; CL ; ; ;
; - i288~1 ; 1 ; OFF ;
; - i292~22 ; 1 ; OFF ;
; - ENA ; 0 ; ON ;
; TCLK ; ; ;
; CLR ; ; ;
; BCLK ; ; ;
; SPUL ; ; ;
; - ENA ; 1 ; ON ;
+---------------------+-------------------+---------+
+----------------------------------------------------------------------------------------------------+
; Control Signals ;
+-----------------------------------------------------------------------------------------------------
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+---------+--------------+---------+--------------+--------+----------------------+------------------+
; BCLK ; Pin_16 ; 32 ; Clock ; yes ; Global clock ; GCLK2 ;
; CLR ; Pin_93 ; 68 ; Async. clear ; yes ; Global clock ; GCLK6 ;
; ENA ; LC_X19_Y3_N3 ; 33 ; Clock enable ; no ; -- ; -- ;
; TCLK ; Pin_17 ; 35 ; Clock ; yes ; Global clock ; GCLK1 ;
; i288~1 ; LC_X15_Y6_N5 ; 1 ; Clock ; no ; -- ; -- ;
; i292~22 ; LC_X15_Y6_N4 ; 2 ; Clock ; yes ; Global clock ; GCLK3 ;
; i314~23 ; LC_X19_Y3_N3 ; 32 ; Clock enable ; no ; -- ; -- ;
+---------+--------------+---------+--------------+--------+----------------------+------------------+
+----------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+-----------------------------------------------------------------------------
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+---------+--------------+---------+----------------------+------------------+
; BCLK ; Pin_16 ; 32 ; Global clock ; GCLK2 ;
; CLR ; Pin_93 ; 68 ; Global clock ; GCLK6 ;
; TCLK ; Pin_17 ; 35 ; Global clock ; GCLK1 ;
; i292~22 ; LC_X15_Y6_N4 ; 2 ; Global clock ; GCLK3 ;
+---------+--------------+---------+----------------------+------------------+
+----------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------------------------------------------------------------------------------------
; Name ; Fan-Out ;
+------------------------------------------------------------------------------+---------+
; ENA ; 33 ;
; i314~23 ; 32 ;
; SEL[1] ; 27 ;
; SEL[0] ; 27 ;
; SEL[2] ; 19 ;
; i~6 ; 8 ;
; i~5 ; 8 ;
; i73~660 ; 8 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|counter_cell[0]~COUT ; 5 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|counter_cell[5]~COUT ; 5 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|counter_cell[10]~COUT ; 5 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|counter_cell[15]~COUT ; 5 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|counter_cell[20]~COUT ; 5 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|counter_cell[25]~COUT ; 5 ;
; lpm_counter:TSQ_rtl_1|alt_counter_stratix:wysi_counter|counter_cell[0]~COUT ; 5 ;
; lpm_counter:TSQ_rtl_1|alt_counter_stratix:wysi_counter|counter_cell[5]~COUT ; 5 ;
; lpm_counter:TSQ_rtl_1|alt_counter_stratix:wysi_counter|counter_cell[10]~COUT ; 5 ;
; lpm_counter:TSQ_rtl_1|alt_counter_stratix:wysi_counter|counter_cell[15]~COUT ; 5 ;
; lpm_counter:TSQ_rtl_1|alt_counter_stratix:wysi_counter|counter_cell[20]~COUT ; 5 ;
; lpm_counter:TSQ_rtl_1|alt_counter_stratix:wysi_counter|counter_cell[25]~COUT ; 5 ;
; CL ; 3 ;
; Q3 ; 2 ;
; Q2 ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[0] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[1] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[2] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[3] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[4] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[5] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[6] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[7] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[8] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[9] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[10] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[11] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[12] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[13] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[14] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[15] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[16] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[17] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[18] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[19] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[20] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[21] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[22] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[23] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[24] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[25] ; 2 ;
; lpm_counter:BZQ_rtl_0|alt_counter_stratix:wysi_counter|safe_q[26] ; 2 ;
+------------------------------------------------------------------------------+---------+
+----------------------------------------------------+
; Interconnect Usage Summary ;
+-----------------------------------------------------
; Interconnect Resource Type ; Usage ;
+----------------------------+-----------------------+
; C4s ; 80 / 8,840 ( < 1 % ) ;
; Direct links ; 14 / 11,506 ( < 1 % ) ;
; Global clocks ; 4 / 8 ( 50 % ) ;
; LAB clocks ; 16 / 156 ( 10 % ) ;
; LUT chains ; 4 / 2,619 ( < 1 % ) ;
; Local interconnects ; 125 / 11,506 ( 1 % ) ;
; M4K buffers ; 0 / 468 ( 0 % ) ;
; R4s ; 38 / 7,520 ( < 1 % ) ;
+----------------------------+-----------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 7.63) ; Number of LABs (Total = 16) ;
+--------------------------------------------+------------------------------+
; 1 ; 2 ;
; 2 ; 1 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 2 ;
; 9 ; 1 ;
; 10 ; 9 ;
+--------------------------------------------+------------------------------+
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