autoconstraint_clk_div_phase.sdc

来自「设计与验证verilog hdl」· SDC 代码 · 共 5 行

SDC
5 行
字号 

#Begin clock constraint
define_clock -name {b:clk_div_phase|clk_200M} -period 1.879 -clockgroup Autoconstr_clkgroup_0 -rise 0.000 -fall 0.939 -route 0.000 
#End clock constraint

autoconstraint_clk_div_phase.sdc - 源码说明

本页面展示了「设计与验证verilog hdl」中的 autoconstraint_clk_div_phase.sdc 源码文件，采用 SDC 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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