mux2.v

来自「设计与验证verilog hdl」· Verilog 代码 · 共 10 行

module mux (en, a, b, mux_out);

input        en;
input        a, b;
output       mux_out;

wire mux_out;
 assign mux_out = (en)? a : b;

endmodule