srl2pal.plg

来自「设计与验证verilog hdl」· PLG 代码 · 共 12 行

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@P:  srl2pal|clk - Estimated Frequency : 588.0 MHz
@P:  srl2pal|clk - Requested Frequency : 691.8 MHz
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@P: srl2pal Part : xc3s50tq144-4
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@P: srl2pal I/O Register bits : 0
@P: srl2pal Register bits (Non I/O) : 8 (0%)
@P: srl2pal Total Luts : 0 (0%)