sim.do

来自「设计与验证verilog hdl」· DO 代码 · 共 8 行

DO
8 行
字号 
quit -sim
vlib work
vmap work work
vlog tb.v
vsim tb
do wave.do
run 20ns

sim.do - 源码说明

本页面展示了「设计与验证verilog hdl」中的 sim.do 源码文件，采用 DO 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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