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📄 fsm_tmp_cons_ui.tcl

📁 设计与验证verilog hdl
💻 TCL
字号:
source "C:/eda/synplicity/fpga_81/lib/altera/quartus_cons.tcl"
syn_create_and_open_prj state2
source $::quartus(binpath)/prj_asd_import.tcl
syn_create_and_open_csf state2
syn_handle_cons state2

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