decode.plg

来自「设计与验证verilog hdl」· PLG 代码 · 共 7 行

PLG
7 行
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@P:  Worst Slack : -0.637
@P:  top|CS_ - Estimated Frequency : 235.6 MHz
@P:  top|CS_ - Requested Frequency : 277.1 MHz
@P:  top|CS_ - Estimated Period : 4.245
@P:  top|CS_ - Requested Period : 3.608
@P:  top|CS_ - Slack : -0.637

decode.plg - 源码说明

本页面展示了「设计与验证verilog hdl」中的 decode.plg 源码文件，采用 PLG 编程语言编写，共 7 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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