📄 reg_comp.fit.rpt
字号:
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
+----------------------------+-----------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; MegaLAB Usage Summary ;
+--------------+--------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
; MegaLAB Name ; Total Cells ; MegaLAB Interconnect ; Column Fast Interconnect Driving In ; Column Fast Interconnect Driving Out ; Row Fast Interconnect Driving In ; Row Fast Interconnect Driving Out ; Fan-In ; Fan-Out ; Local Interconnect ; LAB External Interconnect ; Control Signals ;
+--------------+--------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
; A1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; A2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 2 ; 0 ; 0 ; 0 ;
; B1 ; 0 / 100 ( 0 % ) ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 ; 0 ;
; B2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; C1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; C2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ;
; D1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; D2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 ; 1 ; 0 ; 0 ; 0 ;
; E1 ; 14 / 100 ( 14 % ) ; 16 ; 9 ; 1 ; 1 ; 3 ; 12 ; 9 ; 13 ; 16 ; 4 ;
; E2 ; 0 / 100 ( 0 % ) ; 3 ; 0 ; 0 ; 3 ; 0 ; 0 ; 0 ; 0 ; 3 ; 0 ;
; F1 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; F2 ; 0 / 100 ( 0 % ) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
+--------------+--------------------+----------------------+-------------------------------------+--------------------------------------+----------------------------------+-----------------------------------+--------+---------+--------------------+---------------------------+-----------------+
+------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+------------------------+--------------------+------------------------+
; Row ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+-------+------------------------+--------------------+------------------------+
; A ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; B ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; C ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; D ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; E ; 100 ; 4 / 100 ( 4 % ) ; 0 / 200 ( 0 % ) ;
; F ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; Total ; 600 ; 4 / 600 ( < 1 % ) ; 0 / 1200 ( 0 % ) ;
+-------+------------------------+--------------------+------------------------+
+-------------------------------------------------------------------------------------------+
; LAB Column Interconnect ;
+--------------+------+------------------------+-------------------+------------------------+
; MegaLAB Col. ; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+--------------+------+------------------------+-------------------+------------------------+
; 1 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 5 / 160 ( 3 % ) ;
; 1 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 4 ; 80 ; 0 / 80 ( 0 % ) ; 1 / 160 ( < 1 % ) ;
; 1 ; 5 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 6 ; 80 ; 0 / 80 ( 0 % ) ; 1 / 160 ( < 1 % ) ;
; 1 ; 7 ; 80 ; 0 / 80 ( 0 % ) ; 1 / 160 ( < 1 % ) ;
; 1 ; 8 ; 80 ; 0 / 80 ( 0 % ) ; 1 / 160 ( < 1 % ) ;
; 1 ; 9 ; 80 ; 0 / 80 ( 0 % ) ; 1 / 160 ( < 1 % ) ;
; 1 ; 10 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 11 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 4 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 5 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 6 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 7 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 8 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 9 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 10 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 11 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; Total ; ; 1760 ; 0 / 1760 ( 0 % ) ; 10 / 3520 ( < 1 % ) ;
+--------------+------+------------------------+-------------------+------------------------+
+-----------------------------------------------------------------------------+
; ESB Column Interconnect ;
+-------+------------------------+-------------------+------------------------+
; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+-------+------------------------+-------------------+------------------------+
; 0 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ;
; 1 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ;
; Total ; 256 ; 0 / 256 ( 0 % ) ; 0 / 512 ( 0 % ) ;
+-------+------------------------+-------------------+------------------------+
+------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+---------------------+
; Resource ; Usage ;
+--------------------------------+---------------------+
; Logic cells ; 14 / 1,200 ( 1 % ) ;
; Registers ; 9 / 1,200 ( < 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 21 / 92 ( 22 % ) ;
; -- Clock pins ; 0 / 4 ( 0 % ) ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 2 ;
; ESBs ; 0 / 12 ( 0 % ) ;
; Macrocells ; 0 / 192 ( 0 % ) ;
; ESB pterm bits used ; 0 / 24,576 ( 0 % ) ;
; ESB CAM bits used ; 0 / 24,576 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; FastRow interconnects ; 0 / 120 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 9 ;
; Total fan-out ; 66 ;
; Average fan-out ; 1.89 ;
+--------------------------------+---------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |reg_comp ; 14 (14) ; 9 ; 0 ; 21 ; 0 ; 5 (5) ; 8 (8) ; 1 (1) ; 0 (0) ; |reg_comp ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
+------------------------------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+-----------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
; Name ; Pin Type ; Pad to Core ; Pad to Input Register ; Core to Output Register ; Core to CE Register ; TCO ;
+-----------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
; din10[1] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din1[3] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din10[0] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din1[1] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din10[3] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din1[0] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din1[2] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; din10[2] ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; clk ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ;
; reset ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ;
; read_comp ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; RE ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; result ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout10[3] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout10[2] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout10[1] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout10[0] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout1[3] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout1[2] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout1[1] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; dout1[0] ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
+-----------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
+----------------------------+
; I/O Bank Usage ;
+----------+-----------------+
; I/O Bank ; Usage ;
+----------+-----------------+
; 1 ; 2 / 15 ( 13 % ) ;
; 2 ; 0 / 13 ( 0 % ) ;
; 3 ; 0 / 11 ( 0 % ) ;
; 4 ; 4 / 12 ( 33 % ) ;
; 5 ; 0 / 14 ( 0 % ) ;
; 6 ; 4 / 12 ( 33 % ) ;
; 7 ; 6 / 6 ( 100 % ) ;
; 8 ; 5 / 9 ( 55 % ) ;
+----------+-----------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/document/personal/inLiverpool/VHDL/project/assignment1/project/module/reg_comp/reg_comp.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 208 09/10/2004 Service Pack 2 SJ Web Edition
Info: Processing started: Sun Oct 31 05:27:33 2004
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off reg_comp -c reg_comp
Info: Automatically selected device EP20K30ETC144-1 for design reg_comp
Warning: Feature SignalProbe is not available with your current license
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Promoted cell clk to global signal automatically
Info: Promoted cell reset to global signal automatically
Info: Started fitting attempt 1 on Sun Oct 31 2004 at 05:27:35
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Design requires the following device routing resources:
Info: Overall column FastTrack interconnect = 1%
Info: Overall row FastTrack interconnect = 1%
Info: Maximum column FastTrack interconnect = 1%
Info: Maximum row FastTrack interconnect = 4%
Info: Estimated most critical path is register to register delay of 2.166 ns
Info: 1: + IC(0.000 ns) + CELL(0.161 ns) = 0.161 ns; Loc. = LAB_7_E1; Fanout = 2; REG Node = 'dout1[2]~reg0'
Info: 2: + IC(0.246 ns) + CELL(0.890 ns) = 1.297 ns; Loc. = LAB_7_E1; Fanout = 1; COMB Node = 'process0~105'
Info: 3: + IC(0.246 ns) + CELL(0.623 ns) = 2.166 ns; Loc. = LAB_6_E1; Fanout = 1; REG Node = 'result~reg0'
Info: Total cell delay = 1.674 ns ( 77.29 % )
Info: Total interconnect delay = 0.492 ns ( 22.71 % )
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 1 warning
Info: Processing ended: Sun Oct 31 05:27:37 2004
Info: Elapsed time: 00:00:03
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