📄 debounce.fit.rpt
字号:
; F ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; G ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; H ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; I ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; J ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; K ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; L ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; M ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; N ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; O ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; P ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; Q ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; R ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; S ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; T ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; U ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; V ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; W ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; X ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; Y ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; Z ; 100 ; 0 / 100 ( 0 % ) ; 0 / 200 ( 0 % ) ;
; Total ; 2600 ; 0 / 2600 ( 0 % ) ; 0 / 5200 ( 0 % ) ;
+-------+------------------------+-------------------+------------------------+
+-------------------------------------------------------------------------------------------+
; LAB Column Interconnect ;
+--------------+------+------------------------+-------------------+------------------------+
; MegaLAB Col. ; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+--------------+------+------------------------+-------------------+------------------------+
; 1 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 1 / 160 ( < 1 % ) ;
; 1 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 4 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 5 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 6 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 7 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 8 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 9 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 10 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 11 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 12 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 13 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 14 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 15 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 16 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 1 ; 17 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 1 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 2 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 3 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 4 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 5 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 6 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 7 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 8 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 9 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 10 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 11 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 12 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 13 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 14 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 15 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 16 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; 2 ; 17 ; 80 ; 0 / 80 ( 0 % ) ; 0 / 160 ( 0 % ) ;
; Total ; ; 2720 ; 0 / 2720 ( 0 % ) ; 1 / 5440 ( < 1 % ) ;
+--------------+------+------------------------+-------------------+------------------------+
+-----------------------------------------------------------------------------+
; ESB Column Interconnect ;
+-------+------------------------+-------------------+------------------------+
; Col. ; Interconnect Available ; Interconnect Used ; Half Interconnect Used ;
+-------+------------------------+-------------------+------------------------+
; 0 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ;
; 1 ; 128 ; 0 / 128 ( 0 % ) ; 0 / 256 ( 0 % ) ;
; Total ; 256 ; 0 / 256 ( 0 % ) ; 0 / 512 ( 0 % ) ;
+-------+------------------------+-------------------+------------------------+
+------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+---------------------+
; Resource ; Usage ;
+--------------------------------+---------------------+
; Logic cells ; 2 / 8,320 ( < 1 % ) ;
; Registers ; 2 / 8,320 ( < 1 % ) ;
; Logic elements in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 6 / 376 ( 1 % ) ;
; -- Clock pins ; 0 / 4 ( 0 % ) ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 2 ;
; ESBs ; 0 / 52 ( 0 % ) ;
; Macrocells ; 0 / 832 ( 0 % ) ;
; ESB pterm bits used ; 0 / 106,496 ( 0 % ) ;
; ESB CAM bits used ; 0 / 106,496 ( 0 % ) ;
; Total memory bits ; 0 / 106,496 ( 0 % ) ;
; Total RAM block bits ; 0 / 106,496 ( 0 % ) ;
; FastRow interconnects ; 0 / 120 ( 0 % ) ;
; PLLs ; 0 / 2 ( 0 % ) ;
; Maximum fan-out node ; p_state[0] ;
; Maximum fan-out ; 3 ;
; Total fan-out ; 13 ;
; Average fan-out ; 1.63 ;
+--------------------------------+---------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
; |debounce ; 2 (2) ; 2 ; 0 ; 6 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; 0 (0) ; |debounce ;
+----------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+---------------------+
+---------------------------------------------------------------------------------------------------------------+
; Delay Chain Summary ;
+--------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
; Name ; Pin Type ; Pad to Core ; Pad to Input Register ; Core to Output Register ; Core to CE Register ; TCO ;
+--------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
; SW ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; done ; Input ; ON ; OFF ; OFF ; OFF ; OFF ;
; clk ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ;
; reset ; Input ; OFF ; OFF ; OFF ; OFF ; OFF ;
; START ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
; SWdown ; Output ; OFF ; OFF ; OFF ; OFF ; OFF ;
+--------+----------+-------------+-----------------------+-------------------------+---------------------+-----+
+---------------------------+
; I/O Bank Usage ;
+----------+----------------+
; I/O Bank ; Usage ;
+----------+----------------+
; 1 ; 1 / 32 ( 3 % ) ;
; 2 ; 0 / 30 ( 0 % ) ;
; 3 ; 0 / 64 ( 0 % ) ;
; 4 ; 0 / 65 ( 0 % ) ;
; 5 ; 0 / 32 ( 0 % ) ;
; 6 ; 0 / 30 ( 0 % ) ;
; 7 ; 4 / 61 ( 6 % ) ;
; 8 ; 1 / 62 ( 1 % ) ;
+----------+----------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in D:/document/personal/inLiverpool/VHDL/project/assignment1/debounce/debounce.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.1 Build 208 09/10/2004 Service Pack 2 SJ Web Edition
Info: Processing started: Mon Nov 01 16:48:22 2004
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off debounce -c debounce
Info: Selected device EP20K200EFC484-2X for design debounce
Warning: Feature SignalProbe is not available with your current license
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Promoted cell clk to global signal automatically
Info: Promoted cell reset to global signal automatically
Info: Started fitting attempt 1 on Mon Nov 01 2004 at 16:48:24
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Design requires the following device routing resources:
Info: Overall column FastTrack interconnect = 0%
Info: Overall row FastTrack interconnect = 0%
Info: Maximum column FastTrack interconnect = 0%
Info: Maximum row FastTrack interconnect = 0%
Info: Estimated most critical path is register to register delay of 1.392 ns
Info: 1: + IC(0.000 ns) + CELL(0.209 ns) = 0.209 ns; Loc. = LAB_1_Q1; Fanout = 3; REG Node = 'p_state[0]'
Info: 2: + IC(0.284 ns) + CELL(0.899 ns) = 1.392 ns; Loc. = LAB_1_Q1; Fanout = 3; REG Node = 'p_state[0]'
Info: Total cell delay = 1.108 ns ( 79.60 % )
Info: Total interconnect delay = 0.284 ns ( 20.40 % )
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 4 seconds
Info: Quartus II Fitter was successful. 0 errors, 1 warning
Info: Processing ended: Mon Nov 01 16:48:30 2004
Info: Elapsed time: 00:00:08
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -