cpld_bus.map.summary

来自「CPLD的VerilogHDL总线代码,在EPM7128SLC84-10+Qua」· SUMMARY 代码 · 共 11 行

SUMMARY
11 行
字号 
Flow Status : Successful - Thu Aug 04 20:04:30 2005
Quartus II Version : 4.2 Build 156 11/29/2004 SJ Web Edition
Revision Name : cpld_bus
Top-level Entity Name : cpld_bus
Family : MAX7000S
Device : EPM7128SLC84-15
Timing Models : Final
Met timing requirements : N/A
Total macrocells : 76
Total pins : 62

cpld_bus.map.summary - 源码说明

本页面展示了「CPLD的VerilogHDL总线代码,在EPM7128SLC84-10+Quartus4平台上运行通过.」中的 cpld_bus.map.summary 源码文件，采用 SUMMARY 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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