exp1-6.v

来自「verilog大量源程序」· Verilog 代码 · 共 15 行

/*	OR_G2  */
module   OR_G2   ( A, B, F );
input	A, B;
output	F;

	or   U6   ( F, A, B );
endmodule

/*	OR_G2  */
module   OR_G2   ( A, B, F );
input	A, B;
output	F;

	assign	F = A | B;
endmodule