exp1-7.v

来自「verilog大量源程序」· Verilog 代码 · 共 15 行

/*	NOR_G2	*/
module   NOR_2   ( A, B, F );
input	A, B;
output	F;

	nor   U7   ( F, A, B );
endmodule

/*	NOR_G2	*/
module   NOR_2   ( A, B, F );
input	A, B;
output	F;

	assign	F = ~( A | B );
endmodule