exp1-1.v

来自「verilog大量源程序」· Verilog 代码 · 共 12 行

12 行



/*  AND_G2  */
module	AND_G2	( A, B, F );
input	A, B;			//输入信号定义
output	F;			//输出信号定义
	and	U1	( F, A, B );
endmodule

exp1-1.v - 源码说明

本页面展示了「verilog大量源程序」中的 exp1-1.v 源码文件，采用 Verilog 编程语言编写，共 12 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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