exp1-8.v

来自「verilog大量源程序」· Verilog 代码 · 共 18 行

	/*   BUF_G   */
	module   BUF_G   ( A, F );
		input	A;
		output   F;

	buf	U8  ( F, A );
	endmodule

	/*   BUF_G   */
	module   BUF_G   ( A, F );
		input	A;
		output	F;
	assign	F = A;
	endmodule