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Fitter report for mcs_51
Sat Aug 13 15:32:51 2005
Version 4.2 Build 157 12/07/2004 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Input Pins
7. Output Pins
8. Bidir Pins
9. All Package Pins
10. Control Signals
11. Global & Other Fast Signals
12. Non-Global High Fan-Out Signals
13. Peripheral Signals
14. LAB
15. Local Routing Interconnect
16. LAB External Interconnect
17. Row Interconnect
18. LAB Column Interconnect
19. LAB Column Interconnect
20. Fitter Resource Usage Summary
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pin-Out File
24. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2004 Altera Corporation
Any megafunction design, and related netlist (encrypted or decrypted),
support information, device programming or simulation file, and any other
associated documentation or information provided by Altera or a partner
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licensors. No other licenses, including any licenses needed under any third
party's intellectual property, are provided herein.
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; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Sat Aug 13 15:32:51 2005 ;
; Quartus II Version ; 4.2 Build 157 12/07/2004 SJ Full Version ;
; Revision Name ; mcs_51 ;
; Top-level Entity Name ; MCS_51_CPLD ;
; Family ; ACEX1K ;
; Device ; EP1K30TC144-3 ;
; Timing Models ; Final ;
; Total logic elements ; 45 / 1,728 ( 2 % ) ;
; Total pins ; 46 / 102 ( 45 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total PLLs ; 0 ;
+-----------------------+------------------------------------------+
+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EP1K30TC144-3 ; ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; Use smart compilation ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in F:/EDA/mcs_51_cpld/mcs_51.fit.eqn.
+--------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; PCI I/O Enabled ; Single-Pin CE ; I/O Standard ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
; ALE ; 55 ; -- ; -- ; 8 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[4] ; 124 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[6] ; 54 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[1] ; 120 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[0] ; 67 ; -- ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[2] ; 111 ; -- ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[3] ; 117 ; -- ; 8 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; WR ; 41 ; -- ; 31 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[7] ; 56 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P2[5] ; 44 ; -- ; 29 ; 2 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; READY ; 144 ; -- ; 36 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; RD ; 135 ; -- ; 29 ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[7] ; 102 ; A ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; LATCH1 ; 125 ; -- ; -- ; 8 ; yes ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[6] ; 82 ; F ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[5] ; 80 ; F ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[4] ; 87 ; E ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[3] ; 89 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[2] ; 91 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[1] ; 90 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAIN1[0] ; 86 ; E ; -- ; 1 ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+-----------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
; AD_CS ; 95 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[7] ; 14 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[6] ; 97 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[5] ; 112 ; -- ; 4 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[4] ; 7 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[3] ; 88 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[2] ; 47 ; -- ; 25 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[1] ; 32 ; F ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT1[0] ; 13 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[7] ; 18 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[6] ; 17 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[5] ; 11 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[4] ; 12 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[3] ; 133 ; -- ; 28 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[2] ; 96 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[1] ; 46 ; -- ; 27 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; DATAOUT2[0] ; 42 ; -- ; 28 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+-------------+-------+-----+------+--------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+------------+---------------+--------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Single-Pin OE ; Single-Pin CE ; Single-Pin OE ; Open Drain ; I/O Standard ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+
; P0[7] ; 8 ; A ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[5] ; 81 ; F ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[6] ; 31 ; F ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[4] ; 27 ; E ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[0] ; 29 ; E ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[1] ; 21 ; D ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[2] ; 23 ; D ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
; P0[3] ; 19 ; D ; -- ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; no ; LVTTL/LVCMOS ;
+-------+-------+-----+------+---------+--------+--------------+-------------------------+--------------------------+---------------+----------------+-----------------+---------------+---------------+---------------+------------+--------------+
+------------------------------------+
; All Package Pins ;
+-------+-------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+-------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_IO ; ;
; 6 ; GND_INT ; ;
; 7 ; DATAOUT1[4] ; LVTTL/LVCMOS ;
; 8 ; P0[7] ; LVTTL/LVCMOS ;
; 9 ; GND* ; ;
; 10 ; GND* ; ;
; 11 ; DATAOUT2[5] ; LVTTL/LVCMOS ;
; 12 ; DATAOUT2[4] ; LVTTL/LVCMOS ;
; 13 ; DATAOUT1[0] ; LVTTL/LVCMOS ;
; 14 ; DATAOUT1[7] ; LVTTL/LVCMOS ;
; 15 ; GND_INT ; ;
; 16 ; VCC_INT ; ;
; 17 ; DATAOUT2[6] ; LVTTL/LVCMOS ;
; 18 ; DATAOUT2[7] ; LVTTL/LVCMOS ;
; 19 ; P0[3] ; LVTTL/LVCMOS ;
; 20 ; GND* ; ;
; 21 ; P0[1] ; LVTTL/LVCMOS ;
; 22 ; GND* ; ;
; 23 ; P0[2] ; LVTTL/LVCMOS ;
; 24 ; VCC_IO ; ;
; 25 ; GND_INT ; ;
; 26 ; GND* ; ;
; 27 ; P0[4] ; LVTTL/LVCMOS ;
; 28 ; GND* ; ;
; 29 ; P0[0] ; LVTTL/LVCMOS ;
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