📄 key_scan.fit.rpt
字号:
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 3 / 24 ( 12 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 1 / 24 ( 4 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 1 / 24 ( 4 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 2 / 24 ( 8 % ) ;
; 12 ; 4 / 24 ( 16 % ) ;
; 13 ; 1 / 24 ( 4 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 2 / 24 ( 8 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 4 / 24 ( 16 % ) ;
; 20 ; 4 / 24 ( 16 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 2 / 24 ( 8 % ) ;
; 24 ; 3 / 24 ( 12 % ) ;
; Total ; 27 / 576 ( 4 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+----------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------+-------------------+
; Resource ; Usage ;
+--------------------------------+-------------------+
; Registers ; 61 / 576 ( 10 % ) ;
; Total LABs ; 0 / 72 ( 0 % ) ;
; Logic elements in carry chains ; 15 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 59 / 102 ( 57 % ) ;
; -- Clock pins ; 4 ;
; -- Dedicated input pins ; 5 / 4 ( 125 % ) ;
; Global signals ; 4 ;
; EABs ; 0 / 3 ( 0 % ) ;
; Total memory bits ; 0 / 6,144 ( 0 % ) ;
; Total RAM block bits ; 0 / 6,144 ( 0 % ) ;
; Maximum fan-out node ; WR ;
; Maximum fan-out ; 32 ;
; Total fan-out ; 277 ;
; Average fan-out ; 1.91 ;
+--------------------------------+-------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+---------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+---------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------+
; |key_scan_lie ; 86 (0) ; 61 ; 0 ; 59 ; 25 (0) ; 50 (0) ; 11 (0) ; 15 (0) ; |key_scan_lie ;
; |FPGA_S51_0:inst5| ; 46 (46) ; 40 ; 0 ; 0 ; 6 (6) ; 40 (40) ; 0 (0) ; 0 (0) ; |key_scan_lie|FPGA_S51_0:inst5 ;
; |Keyboard:inst| ; 40 (26) ; 21 ; 0 ; 0 ; 19 (5) ; 10 (10) ; 11 (11) ; 15 (1) ; |key_scan_lie|Keyboard:inst ;
; |lpm_add_sub:add_rtl_0| ; 14 (0) ; 0 ; 0 ; 0 ; 14 (0) ; 0 (0) ; 0 (0) ; 14 (0) ; |key_scan_lie|Keyboard:inst|lpm_add_sub:add_rtl_0 ;
; |addcore:adder| ; 14 (1) ; 0 ; 0 ; 0 ; 14 (1) ; 0 (0) ; 0 (0) ; 14 (1) ; |key_scan_lie|Keyboard:inst|lpm_add_sub:add_rtl_0|addcore:adder ;
; |a_csnbuffer:result_node| ; 13 (13) ; 0 ; 0 ; 0 ; 13 (13) ; 0 (0) ; 0 (0) ; 13 (13) ; |key_scan_lie|Keyboard:inst|lpm_add_sub:add_rtl_0|addcore:adder|a_csnbuffer:result_node ;
+---------------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------------------------------+
+--------------------------------------+
; Delay Chain Summary ;
+-------------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+-------------+----------+-------------+
; kin[3] ; Input ; OFF ;
; kin[2] ; Input ; OFF ;
; kin[1] ; Input ; OFF ;
; kin[0] ; Input ; OFF ;
; p7 ; Input ; OFF ;
; WR ; Input ; OFF ;
; p6 ; Input ; OFF ;
; p5 ; Input ; OFF ;
; p4 ; Input ; OFF ;
; p3 ; Input ; OFF ;
; p2 ; Input ; OFF ;
; p1 ; Input ; OFF ;
; p0 ; Input ; OFF ;
; ALE ; Input ; OFF ;
; clock ; Input ; OFF ;
; DATAOUT1[7] ; Output ; OFF ;
; DATAOUT1[6] ; Output ; OFF ;
; DATAOUT1[5] ; Output ; OFF ;
; DATAOUT1[4] ; Output ; OFF ;
; DATAOUT1[3] ; Output ; OFF ;
; DATAOUT1[2] ; Output ; OFF ;
; DATAOUT1[1] ; Output ; OFF ;
; DATAOUT1[0] ; Output ; OFF ;
; DATAOUT2[7] ; Output ; OFF ;
; DATAOUT2[6] ; Output ; OFF ;
; DATAOUT2[5] ; Output ; OFF ;
; DATAOUT2[4] ; Output ; OFF ;
; DATAOUT2[3] ; Output ; OFF ;
; DATAOUT2[2] ; Output ; OFF ;
; DATAOUT2[1] ; Output ; OFF ;
; DATAOUT2[0] ; Output ; OFF ;
; DATAOUT3[7] ; Output ; OFF ;
; DATAOUT3[6] ; Output ; OFF ;
; DATAOUT3[5] ; Output ; OFF ;
; DATAOUT3[4] ; Output ; OFF ;
; DATAOUT3[3] ; Output ; OFF ;
; DATAOUT3[2] ; Output ; OFF ;
; DATAOUT3[1] ; Output ; OFF ;
; DATAOUT3[0] ; Output ; OFF ;
; DATAOUT4[7] ; Output ; OFF ;
; DATAOUT4[6] ; Output ; OFF ;
; DATAOUT4[5] ; Output ; OFF ;
; DATAOUT4[4] ; Output ; OFF ;
; DATAOUT4[3] ; Output ; OFF ;
; DATAOUT4[2] ; Output ; OFF ;
; DATAOUT4[1] ; Output ; OFF ;
; DATAOUT4[0] ; Output ; OFF ;
; P07 ; Output ; OFF ;
; P06 ; Output ; OFF ;
; P05 ; Output ; OFF ;
; P04 ; Output ; OFF ;
; P03 ; Output ; OFF ;
; P02 ; Output ; OFF ;
; P01 ; Output ; OFF ;
; P00 ; Output ; OFF ;
; scan[3] ; Output ; OFF ;
; scan[2] ; Output ; OFF ;
; scan[1] ; Output ; OFF ;
; scan[0] ; Output ; OFF ;
+-------------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in F:/EDA/KEY_SCAN/KEY_SCAN.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.2 Build 157 12/07/2004 SJ Full Version
Info: Processing started: Wed Aug 10 17:48:36 2005
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off KEY_SCAN -c KEY_SCAN
Info: Automatically selected device EPF10K10TC144-3 for design KEY_SCAN
Info: Fitting design with smaller device may be possible, but smaller device must be specified
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 0 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed Aug 10 2005 at 17:48:38
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 1 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Wed Aug 10 17:48:41 2005
Info: Elapsed time: 00:00:05
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