key_scan.tan.rpt

程序主要是用硬件描述语言（VHDL）实现： 4*4键盘扫描

; N/A   ; None         ; 4.800 ns   ; p4   ; FPGA_S51_0:inst5|dataout2[4]      ; WR       ;
; N/A   ; None         ; 4.800 ns   ; p4   ; FPGA_S51_0:inst5|dataout3[4]      ; WR       ;
; N/A   ; None         ; 4.700 ns   ; p4   ; FPGA_S51_0:inst5|dataout4[4]      ; WR       ;
; N/A   ; None         ; 4.700 ns   ; p4   ; FPGA_S51_0:inst5|latch_address[4] ; ALE      ;
; N/A   ; None         ; 4.400 ns   ; p5   ; FPGA_S51_0:inst5|latch_address[5] ; ALE      ;
; N/A   ; None         ; 4.300 ns   ; p1   ; FPGA_S51_0:inst5|dataout2[1]      ; WR       ;
; N/A   ; None         ; 4.300 ns   ; p1   ; FPGA_S51_0:inst5|dataout4[1]      ; WR       ;
; N/A   ; None         ; 4.100 ns   ; p5   ; FPGA_S51_0:inst5|dataout1[5]      ; WR       ;
; N/A   ; None         ; 4.100 ns   ; p5   ; FPGA_S51_0:inst5|dataout2[5]      ; WR       ;
; N/A   ; None         ; 4.100 ns   ; p5   ; FPGA_S51_0:inst5|dataout3[5]      ; WR       ;
; N/A   ; None         ; 4.100 ns   ; p5   ; FPGA_S51_0:inst5|dataout4[5]      ; WR       ;
; N/A   ; None         ; 3.800 ns   ; p1   ; FPGA_S51_0:inst5|latch_address[1] ; ALE      ;
; N/A   ; None         ; 3.800 ns   ; p1   ; FPGA_S51_0:inst5|dataout1[1]      ; WR       ;
; N/A   ; None         ; 3.800 ns   ; p1   ; FPGA_S51_0:inst5|dataout3[1]      ; WR       ;
; N/A   ; None         ; 2.000 ns   ; p6   ; FPGA_S51_0:inst5|dataout2[6]      ; WR       ;
; N/A   ; None         ; 2.000 ns   ; p6   ; FPGA_S51_0:inst5|dataout3[6]      ; WR       ;
; N/A   ; None         ; 2.000 ns   ; p7   ; FPGA_S51_0:inst5|dataout2[7]      ; WR       ;
; N/A   ; None         ; 2.000 ns   ; p7   ; FPGA_S51_0:inst5|dataout3[7]      ; WR       ;
; N/A   ; None         ; 1.900 ns   ; p6   ; FPGA_S51_0:inst5|dataout1[6]      ; WR       ;
; N/A   ; None         ; 1.900 ns   ; p6   ; FPGA_S51_0:inst5|dataout4[6]      ; WR       ;
; N/A   ; None         ; 1.900 ns   ; p7   ; FPGA_S51_0:inst5|dataout1[7]      ; WR       ;
; N/A   ; None         ; 1.900 ns   ; p7   ; FPGA_S51_0:inst5|dataout4[7]      ; WR       ;
; N/A   ; None         ; 1.800 ns   ; p6   ; FPGA_S51_0:inst5|latch_address[6] ; ALE      ;
; N/A   ; None         ; 1.800 ns   ; p7   ; FPGA_S51_0:inst5|latch_address[7] ; ALE      ;
+-------+--------------+------------+------+-----------------------------------+----------+


+---------------------------------------------------------------------------------------------+
; tco                                                                                         ;
+-------+--------------+------------+------------------------------+-------------+------------+
; Slack ; Required tco ; Actual tco ; From                         ; To          ; From Clock ;
+-------+--------------+------------+------------------------------+-------------+------------+
; N/A   ; None         ; 16.600 ns  ; Keyboard:inst|SCN[0]         ; scan[0]     ; clock      ;
; N/A   ; None         ; 15.600 ns  ; Keyboard:inst|SCN[1]         ; scan[1]     ; clock      ;
; N/A   ; None         ; 15.600 ns  ; Keyboard:inst|SCN[2]         ; scan[2]     ; clock      ;
; N/A   ; None         ; 15.600 ns  ; Keyboard:inst|SCN[3]         ; scan[3]     ; clock      ;
; N/A   ; None         ; 11.700 ns  ; FPGA_S51_0:inst5|dataout3[1] ; DATAOUT3[1] ; WR         ;
; N/A   ; None         ; 11.000 ns  ; FPGA_S51_0:inst5|dataout4[5] ; DATAOUT4[5] ; WR         ;
; N/A   ; None         ; 11.000 ns  ; FPGA_S51_0:inst5|dataout3[5] ; DATAOUT3[5] ; WR         ;
; N/A   ; None         ; 11.000 ns  ; FPGA_S51_0:inst5|dataout2[5] ; DATAOUT2[5] ; WR         ;
; N/A   ; None         ; 10.700 ns  ; FPGA_S51_0:inst5|dataout3[2] ; DATAOUT3[2] ; WR         ;
; N/A   ; None         ; 10.700 ns  ; FPGA_S51_0:inst5|dataout1[2] ; DATAOUT1[2] ; WR         ;
; N/A   ; None         ; 10.600 ns  ; FPGA_S51_0:inst5|dataout4[7] ; DATAOUT4[7] ; WR         ;
; N/A   ; None         ; 10.600 ns  ; FPGA_S51_0:inst5|dataout1[5] ; DATAOUT1[5] ; WR         ;
; N/A   ; None         ; 10.600 ns  ; FPGA_S51_0:inst5|dataout1[7] ; DATAOUT1[7] ; WR         ;
; N/A   ; None         ; 10.000 ns  ; FPGA_S51_0:inst5|dataout2[2] ; DATAOUT2[2] ; WR         ;
; N/A   ; None         ; 10.000 ns  ; FPGA_S51_0:inst5|dataout1[3] ; DATAOUT1[3] ; WR         ;
; N/A   ; None         ; 9.900 ns   ; FPGA_S51_0:inst5|dataout4[1] ; DATAOUT4[1] ; WR         ;
; N/A   ; None         ; 9.900 ns   ; FPGA_S51_0:inst5|dataout4[4] ; DATAOUT4[4] ; WR         ;
; N/A   ; None         ; 9.900 ns   ; FPGA_S51_0:inst5|dataout3[6] ; DATAOUT3[6] ; WR         ;
; N/A   ; None         ; 9.900 ns   ; FPGA_S51_0:inst5|dataout2[1] ; DATAOUT2[1] ; WR         ;
; N/A   ; None         ; 9.900 ns   ; FPGA_S51_0:inst5|dataout2[3] ; DATAOUT2[3] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout4[0] ; DATAOUT4[0] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout4[2] ; DATAOUT4[2] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout4[3] ; DATAOUT4[3] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout4[6] ; DATAOUT4[6] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout3[0] ; DATAOUT3[0] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout3[3] ; DATAOUT3[3] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout3[4] ; DATAOUT3[4] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout3[7] ; DATAOUT3[7] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout2[0] ; DATAOUT2[0] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout2[4] ; DATAOUT2[4] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout2[6] ; DATAOUT2[6] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout2[7] ; DATAOUT2[7] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout1[0] ; DATAOUT1[0] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout1[1] ; DATAOUT1[1] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout1[4] ; DATAOUT1[4] ; WR         ;
; N/A   ; None         ; 9.500 ns   ; FPGA_S51_0:inst5|dataout1[6] ; DATAOUT1[6] ; WR         ;
+-------+--------------+------------+------------------------------+-------------+------------+


+-----------------------------------------------------------------------------------------------+
; th                                                                                            ;
+---------------+-------------+-----------+------+-----------------------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To                                ; To Clock ;
+---------------+-------------+-----------+------+-----------------------------------+----------+
; N/A           ; None        ; 0.900 ns  ; p6   ; FPGA_S51_0:inst5|latch_address[6] ; ALE      ;
; N/A           ; None        ; 0.900 ns  ; p7   ; FPGA_S51_0:inst5|latch_address[7] ; ALE      ;
; N/A           ; None        ; 0.800 ns  ; p6   ; FPGA_S51_0:inst5|dataout1[6]      ; WR       ;
; N/A           ; None        ; 0.800 ns  ; p6   ; FPGA_S51_0:inst5|dataout4[6]      ; WR       ;
; N/A           ; None        ; 0.800 ns  ; p7   ; FPGA_S51_0:inst5|dataout1[7]      ; WR       ;
; N/A           ; None        ; 0.800 ns  ; p7   ; FPGA_S51_0:inst5|dataout4[7]      ; WR       ;
; N/A           ; None        ; 0.700 ns  ; p6   ; FPGA_S51_0:inst5|dataout2[6]      ; WR       ;
; N/A           ; None        ; 0.700 ns  ; p6   ; FPGA_S51_0:inst5|dataout3[6]      ; WR       ;
; N/A           ; None        ; 0.700 ns  ; p7   ; FPGA_S51_0:inst5|dataout2[7]      ; WR       ;
; N/A           ; None        ; 0.700 ns  ; p7   ; FPGA_S51_0:inst5|dataout3[7]      ; WR       ;
; N/A           ; None        ; -1.100 ns ; p1   ; FPGA_S51_0:inst5|latch_address[1] ; ALE      ;
; N/A           ; None        ; -1.100 ns ; p1   ; FPGA_S51_0:inst5|dataout1[1]      ; WR       ;
; N/A           ; None        ; -1.100 ns ; p1   ; FPGA_S51_0:inst5|dataout3[1]      ; WR       ;
; N/A           ; None        ; -1.400 ns ; p5   ; FPGA_S51_0:inst5|dataout1[5]      ; WR       ;
; N/A           ; None        ; -1.400 ns ; p5   ; FPGA_S51_0:inst5|dataout2[5]      ; WR       ;
; N/A           ; None        ; -1.400 ns ; p5   ; FPGA_S51_0:inst5|dataout3[5]      ; WR       ;
; N/A           ; None        ; -1.400 ns ; p5   ; FPGA_S51_0:inst5|dataout4[5]      ; WR       ;
; N/A           ; None        ; -1.600 ns ; p1   ; FPGA_S51_0:inst5|dataout2[1]      ; WR       ;
; N/A           ; None        ; -1.600 ns ; p1   ; FPGA_S51_0:inst5|dataout4[1]      ; WR       ;
; N/A           ; None        ; -1.700 ns ; p5   ; FPGA_S51_0:inst5|latch_address[5] ; ALE      ;
; N/A           ; None        ; -2.000 ns ; p4   ; FPGA_S51_0:inst5|dataout4[4]      ; WR       ;