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Fitter report for key
Thu Aug 11 09:16:13 2005
Version 5.0 Build 148 04/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Fitter Device Options
5. Fitter Equations
6. Input Pins
7. Output Pins
8. All Package Pins
9. Control Signals
10. Global & Other Fast Signals
11. Carry Chains
12. Cascade Chains
13. Non-Global High Fan-Out Signals
14. LAB
15. Local Routing Interconnect
16. LAB External Interconnect
17. Row Interconnect
18. LAB Column Interconnect
19. LAB Column Interconnect
20. Fitter Resource Usage Summary
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pin-Out File
24. Fitter Messages
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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
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; Fitter Summary ;
+-----------------------+------------------------------------------+
; Fitter Status ; Successful - Thu Aug 11 09:16:13 2005 ;
; Quartus II Version ; 5.0 Build 148 04/26/2005 SJ Full Version ;
; Revision Name ; key ;
; Top-level Entity Name ; divd_fren ;
; Family ; FLEX10K ;
; Device ; EPF10K20RC208-3 ;
; Timing Models ; Final ;
; Total logic elements ; 52 / 1,152 ( 4 % ) ;
; Total pins ; 21 / 147 ( 14 % ) ;
; Total memory bits ; 0 / 12,288 ( 0 % ) ;
+-----------------------+------------------------------------------+
+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EPF10K20RC208-3 ; ;
; Use smart compilation ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
+------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in E:/test_fpga/5/key.fit.eqn.
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; Input Pins ;
+--------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+--------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; stop ; 182 ; -- ; -- ; 3 ; no ; no ; no ; no ; no ; TTL ;
; clk_in ; 79 ; -- ; -- ; 34 ; yes ; no ; no ; no ; no ; TTL ;
; start ; 184 ; -- ; -- ; 7 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[1] ; 80 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; load ; 78 ; -- ; -- ; 2 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[7] ; 183 ; -- ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[0] ; 189 ; -- ; 14 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[5] ; 131 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[1] ; 19 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[7] ; 133 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[0] ; 17 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[5] ; 136 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[3] ; 64 ; -- ; 18 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[4] ; 16 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[6] ; 135 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_l[2] ; 61 ; -- ; 20 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[6] ; 18 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[2] ; 199 ; -- ; 20 ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[3] ; 132 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; data_in_h[4] ; 134 ; C ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
+--------------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+---------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+---------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; clk_out ; 198 ; -- ; 20 ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
+---------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
+-------------------------------------+
; All Package Pins ;
+-------+--------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+--------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_IO ; ;
; 6 ; VCC_INT ; ;
; 7 ; GND* ; ;
; 8 ; GND* ; ;
; 9 ; GND* ; ;
; 10 ; GND* ; ;
; 11 ; GND* ; ;
; 12 ; GND* ; ;
; 13 ; GND* ; ;
; 14 ; GND* ; ;
; 15 ; GND* ; ;
; 16 ; data_in_l[4] ; TTL ;
; 17 ; data_in_l[0] ; TTL ;
; 18 ; data_in_h[6] ; TTL ;
; 19 ; data_in_l[1] ; TTL ;
; 20 ; GND_IO ; ;
; 21 ; GND_INT ; ;
; 22 ; VCC_IO ; ;
; 23 ; VCC_INT ; ;
; 24 ; GND* ; ;
; 25 ; GND* ; ;
; 26 ; GND* ; ;
; 27 ; GND* ; ;
; 28 ; GND* ; ;
; 29 ; GND* ; ;
; 30 ; GND* ; ;
; 31 ; GND* ; ;
; 32 ; GND_IO ; ;
; 33 ; GND_INT ; ;
; 34 ; VCC_IO ; ;
; 35 ; VCC_INT ; ;
; 36 ; GND* ; ;
; 37 ; GND* ; ;
; 38 ; GND* ; ;
; 39 ; GND* ; ;
; 40 ; GND* ; ;
; 41 ; GND* ; ;
; 42 ; VCC_IO ; ;
; 43 ; VCC_INT ; ;
; 44 ; GND* ; ;
; 45 ; GND* ; ;
; 46 ; GND* ; ;
; 47 ; GND* ; ;
; 48 ; GND_IO ; ;
; 49 ; GND_INT ; ;
; 50 ; #TMS ; ;
; 51 ; #TRST ; ;
; 52 ; ^nSTATUS ; ;
; 53 ; GND* ; ;
; 54 ; GND* ; ;
; 55 ; GND* ; ;
; 56 ; GND* ; ;
; 57 ; GND* ; ;
; 58 ; GND* ; ;
; 59 ; GND_IO ; ;
; 60 ; GND* ; ;
; 61 ; data_in_l[2] ; TTL ;
; 62 ; GND* ; ;
; 63 ; GND* ; ;
; 64 ; data_in_l[3] ; TTL ;
; 65 ; GND* ; ;
; 66 ; VCC_IO ; ;
; 67 ; GND* ; ;
; 68 ; GND* ; ;
; 69 ; GND* ; ;
; 70 ; GND* ; ;
; 71 ; GND* ; ;
; 72 ; GND_IO ; ;
; 73 ; GND* ; ;
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