half_adder_1.v

来自「NC-Verlog/NC-VHDL/NC-SIM 1.150」· Verilog 代码 · 共 5 行

5 行

module half_adder(a,b,out,carry);input a,b;output out,carry;assign {carry,out}=a+b;endmodule

half_adder_1.v - 源码说明

本页面展示了「NC-Verlog/NC-VHDL/NC-SIM 1.150」中的 half_adder_1.v 源码文件，采用 Verilog 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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