sources.sth

来自「這是用verilog寫的一個簡單的處理器」· STH 代码 · 共 6 行

STH
6 行
字号 
[Files List]
C:\Program Files\Aldec\Active-HDL 4.1\VLIB\STD\src\standard.vhd=S
C:\My_Designs\sap1\src\prom.v=S
C:\My_Designs\sap1\src\SAP_1.v=S
C:\My_Designs\sap1\src\TestBench\SAP_1_TB.v=S

sources.sth - 源码说明

本页面展示了「這是用verilog寫的一個簡單的處理器」中的 sources.sth 源码文件，采用 STH 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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