📄 sources.sth

📁 這是用verilog寫的一個簡單的處理器

💻 STH

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C:\Program Files\Aldec\Active-HDL 4.1\VLIB\STD\src\standard.vhd=S
C:\My_Designs\sap1\src\prom.v=S
C:\My_Designs\sap1\src\SAP_1.v=S
C:\My_Designs\sap1\src\TestBench\SAP_1_TB.v=S

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