counter60.vhd

有用的VHDL源代码

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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

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ENTITY COUNTER60 IS
	PORT(
			CP 	 : IN  STD_LOGIC;			--时钟脉冲   
			BIN	 : OUT STD_LOGIC_VECTOR (5 DOWNTO 0);	--二进制   
			S    : IN  STD_LOGIC;				--输出启动信号        
			CLR  : IN  STD_LOGIC;				--清除信号    
			EC   : IN  STD_LOGIC;				--使能计数信号        
			CY60 : OUT STD_LOGIC				--计数60进位信号        
		);
END COUNTER60;

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ARCHITECTURE a OF COUNTER60 IS
	SIGNAL Q : STD_LOGIC_VECTOR (5 DOWNTO 0) ;
	SIGNAL RST, DLY : STD_LOGIC;
BEGIN
	
	PROCESS (CP,RST)			-- 计数60   
	BEGIN
		IF RST = '1' THEN
			Q <= "000000";			-- 复位计数器  
		ELSIF CP'event AND CP = '1' THEN
			DLY <= Q(5);
			IF EC = '1' THEN
				Q <= Q+1;			-- 计数值加1    
			END IF; 			
		END IF;
	END PROCESS;
	
	CY60 <= NOT Q(5) AND DLY;				-- 进位信号微分       
	RST <= '1' WHEN Q=60 OR CLR='1' ELSE	-- 复位信号设定       
		   '0';
	BIN <= Q WHEN S = '1' ELSE				-- 计数输出     
		   "000000";
END a;