pb.bl2

VHDL实例,适合大家学习使用

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.names CLK.BLIF Q0.C
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.names CLK.BLIF Q3.AR
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.end

.model cout
.inputs CLR.BLIF CLK.BLIF M0.FB M0.BLIF M1.FB M1.BLIF M2.FB M2.BLIF M3.FB M3.BLIF \
B0.FB B0.BLIF B1.FB B1.BLIF B2.FB B2.BLIF B3.FB B3.BLIF MB0.FB MB0.BLIF MB1.FB \
MB1.BLIF MB2.FB MB2.BLIF MB3.FB MB3.BLIF MB4.FB MB4.BLIF MB5.FB MB5.BLIF \
MB6.FB MB6.BLIF MB7.FB MB7.BLIF N_2.BLIF M4.FB M4.BLIF M5.FB M5.BLIF M6.FB \
M6.BLIF N_4.BLIF B4.FB B4.BLIF B5.FB B5.BLIF B6.FB B6.BLIF
.outputs N_2 M0.REG M0.AR M0.C M1.REG M1.AR M1.C M2.REG M2.AR M2.C M3.REG \
M3.AR M3.C N_4 B0.REG B0.AR B0.C B1.REG B1.AR B1.C B2.REG B2.AR B2.C B3.REG \
B3.AR B3.C N_1 MB0.REG MB0.AR MB0.C MB1.REG MB1.AR MB1.C MB2.REG MB2.AR MB2.C \
MB3.REG MB3.AR MB3.C N_5 MB4.REG MB4.AR MB4.C MB5.REG MB5.AR MB5.C MB6.REG \
MB6.AR MB6.C MB7.REG MB7.AR MB7.C I1>CY M4.REG M4.AR M4.C M5.REG M5.AR M5.C \
M6.REG M6.AR M6.C N_3 B4.REG B4.AR B4.C B5.REG B5.AR B5.C B6.REG B6.AR B6.C
\

.subckt cdt10 CLK.BLIF=CLR.BLIF EN.BLIF=CLK.BLIF Q0.FB=M0.FB Q0.BLIF=M0.BLIF Q1.FB=M1.FB Q1.BLIF=M1.BLIF Q2.FB=M2.FB Q2.BLIF=M2.BLIF Q3.FB=M3.FB \
 Q3.BLIF=M3.BLIF CY=N_2 Q0.REG=M0.REG Q0.AR=M0.AR Q0.C=M0.C Q1.REG=M1.REG Q1.AR=M1.AR Q1.C=M1.C Q2.REG=M2.REG Q2.AR=M2.AR Q2.C=M2.C Q3.REG=M3.REG \
 Q3.AR=M3.AR Q3.C=M3.C
\

.subckt cdt10 CLK.BLIF=CLR.BLIF EN.BLIF=CLK.BLIF Q0.FB=B0.FB Q0.BLIF=B0.BLIF Q1.FB=B1.FB Q1.BLIF=B1.BLIF Q2.FB=B2.FB Q2.BLIF=B2.BLIF Q3.FB=B3.FB \
 Q3.BLIF=B3.BLIF CY=N_4 Q0.REG=B0.REG Q0.AR=B0.AR Q0.C=B0.C Q1.REG=B1.REG Q1.AR=B1.AR Q1.C=B1.C Q2.REG=B2.REG Q2.AR=B2.AR Q2.C=B2.C Q3.REG=B3.REG \
 Q3.AR=B3.AR Q3.C=B3.C
\

.subckt cdt10 CLK.BLIF=CLR.BLIF EN.BLIF=CLK.BLIF Q0.FB=MB0.FB Q0.BLIF=MB0.BLIF Q1.FB=MB1.FB Q1.BLIF=MB1.BLIF Q2.FB=MB2.FB Q2.BLIF=MB2.BLIF Q3.FB=MB3.FB \
 Q3.BLIF=MB3.BLIF CY=N_1 Q0.REG=MB0.REG Q0.AR=MB0.AR Q0.C=MB0.C Q1.REG=MB1.REG Q1.AR=MB1.AR Q1.C=MB1.C Q2.REG=MB2.REG Q2.AR=MB2.AR Q2.C=MB2.C \
 Q3.REG=MB3.REG Q3.AR=MB3.AR Q3.C=MB3.C
\

.subckt cdt10 CLK.BLIF=CLR.BLIF EN.BLIF=CLK.BLIF Q0.FB=MB4.FB Q0.BLIF=MB4.BLIF Q1.FB=MB5.FB Q1.BLIF=MB5.BLIF Q2.FB=MB6.FB Q2.BLIF=MB6.BLIF Q3.FB=MB7.FB \
 Q3.BLIF=MB7.BLIF CY=N_5 Q0.REG=MB4.REG Q0.AR=MB4.AR Q0.C=MB4.C Q1.REG=MB5.REG Q1.AR=MB5.AR Q1.C=MB5.C Q2.REG=MB6.REG Q2.AR=MB6.AR Q2.C=MB6.C \
 Q3.REG=MB7.REG Q3.AR=MB7.AR Q3.C=MB7.C
\

.subckt cdt6 CLK.BLIF=CLK.BLIF EN.BLIF=N_2.BLIF Q0.FB=M4.FB Q0.BLIF=M4.BLIF Q1.FB=M5.FB Q1.BLIF=M5.BLIF Q2.FB=M6.FB Q2.BLIF=M6.BLIF CY=I1>CY \
 Q0.REG=M4.REG Q0.AR=M4.AR Q0.C=M4.C Q1.REG=M5.REG Q1.AR=M5.AR Q1.C=M5.C Q2.REG=M6.REG Q2.AR=M6.AR Q2.C=M6.C
\

.subckt cdt6 CLK.BLIF=CLK.BLIF EN.BLIF=N_4.BLIF Q0.FB=B4.FB Q0.BLIF=B4.BLIF Q1.FB=B5.FB Q1.BLIF=B5.BLIF Q2.FB=B6.FB Q2.BLIF=B6.BLIF CY=N_3 Q0.REG=B4.REG \
 Q0.AR=B4.AR Q0.C=B4.C Q1.REG=B5.REG Q1.AR=B5.AR Q1.C=B5.C Q2.REG=B6.REG Q2.AR=B6.AR Q2.C=B6.C
.end

.model cdt6
.inputs CLK.BLIF Q2.FB Q1.FB Q0.FB Q0.BLIF Q1.BLIF Q2.BLIF EN.BLIF
.outputs CY Q2.C Q1.C Q0.C Q2.AR Q1.AR Q0.AR Q2.REG Q1.REG Q0.REG
.names Q0.BLIF Q1.BLIF Q2.BLIF EN.BLIF CY
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.names Q2.FB Q1.FB Q0.FB Q0.BLIF Q1.BLIF Q2.BLIF EN.BLIF Q2.REG
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011-1-1 1
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.model key
.inputs CLK.BLIF SS1.FB SS0.FB K.BLIF
.outputs EN SS1.C SS0.C SS0.REG SS1.REG
.names SS1.FB SS0.FB EN
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.end

.model nulx
.inputs CLK.BLIF Q2.FB Q1.FB Q0.FB Q0.BLIF Q1.BLIF Q2.BLIF MS7.BLIF MS6.BLIF MS5.BLIF \
MS4.BLIF MS3.BLIF MS2.BLIF MS1.BLIF MS0.BLIF S3.BLIF S2.BLIF S1.BLIF S0.BLIF \
S6.BLIF S5.BLIF S4.BLIF M3.BLIF M2.BLIF M1.BLIF M0.BLIF M6.BLIF M5.BLIF \
M4.BLIF
.outputs OUT3 OUT2 OUT1 OUT0 SEG8 SEG7 SEG6 SEG5 SEG4 SEG3 SEG2 SEG1 Q2.C Q1.C \
Q0.C Q2.REG Q1.REG Q0.REG
.names Q0.BLIF Q1.BLIF Q2.BLIF MS7.BLIF MS3.BLIF S3.BLIF M3.BLIF OUT3
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M5.BLIF OUT1
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M4.BLIF OUT0
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