cdt6.bl1

VHDL实例,适合大家学习使用

#$ TOOL ispDesignEXPERT 8.4
#$ DATE Wed Feb 27 10:39:16 2002
#$ MODULE cdt6
#$ JEDECFILE cdt6
#$ PINS 7 EN CLK CLR CY Q0 Q1 Q2

.model cdt6
.inputs CLK.BLIF Q2.FB Q1.FB Q0.FB Q0.BLIF Q1.BLIF Q2.BLIF EN.BLIF
.outputs CY Q2.C Q1.C Q0.C Q2.AR Q1.AR Q0.AR Q2.REG Q1.REG Q0.REG
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