half_add4.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 12 行

module half_add4(a,b,sum,cout);
input a,b;
output sum,cout;
reg sum,cout;

always @(a or b)
begin
sum= a^b;
cout=a&b;
end
endmodule