buried_ff.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 11 行

module buried_ff(c,b,a);
output c;
input b,a;
reg c;

always @(a or b)
  begin
  if((b==1)&&(a==1))  c=a&b;
  end
endmodule