bidir2.v

来自「148个verilog hdl小程序（有很多testbench）——.」· Verilog 代码 · 共 12 行

module bidir2(bidir,en,clk);
inout[7:0] bidir;
input en,clk;
reg[7:0] temp;
assign bidir= en ? temp : 8'bz;
always @(posedge clk)
begin
if(en) 	temp=bidir;
else 	temp=temp+1;
end
endmodule