FIR数字滤波器的FPGA实现技术研究

由于成本、系统功耗和面市时间等原因，许多通讯、视频和图像系统已无法简单地用现有DSP处理器来实现，现场可编程门阵列(FPGA)尤其适合于乘法和累加(MAC)等重复性的DSP任务。并且，由于在性能、成本、灵活性和功耗等方面的优势，基于FPGA的信号处理器已广泛应用于各种信号处理领域。FPGA提供了极强的灵活性，可让设计者开发出满足多种标准的产品。FPGA所固有的灵活性和性能也可让设计者紧跟新标准的变化，并能提供可行的方法来满足不断变化的标准要求。 我们知道，加法器和乘法器是构成所有DSP系统的基本结构。本文首先从加法器、乘法器的常用结构开始，分析和比较了它们各自的优缺点。并使用Altera公司的Quartus Ⅱ4.0软件对它们从资源利用和速度方面做了性能比较，讨论如何在应用FPGA的设计中提高加法器和乘法器的工作速度。另外，通过比较传统乘累加器(MAC)和分布式算法(DA)的硬件结构，讨论如何运用分布式算法来提高乘累加器的运算速度。另外，本文还对基于FPGA的FIR滤波器的直接型和转置型结构，提出了优化设计方法，并通过实例分析，证明这些措施能显著提高常系数FIR滤波器的性能。 最后，本文重点讨论了分布式算法在线性FIR滤波器中的应用，并根据它们的优缺点提出了一些改进措施。为了验证分布式算法在FPGA应用中的优势，本文基于Quartus Ⅱ4.0软件平台，重点设计实现了基于并行DA结构的FIR滤波器，并进行了FPGA器件的综合仿真和验证。结果证明，实际的硬件仿真结果与理论计算值相差不大。

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