基于FPGA的数字接收机同步技术

FPGA以其灵活的配置能力，较低的功耗以及低廉的成本，成为越来越多数字通信解决方案的硬件载体。近年来随着可编程器件性能的进一步提升，使得在FPGA硬件平台上设计功能更加复杂，配置更加灵活的数字接收机成为可能。而在数字接收机所涉及的众多关键技术当中，同步技术处于核心地位，是保证系统正常运行的基础。因此，本课题的研究方向为基于FPGA的全数字接收机同步技术的研究与实现。 本论文主要研究了Gardner符号定时同步算法和Costas载波同步算法。首先，针对以上两种算法进行理论研究，理解算法内涵，分析各同步算法的硬件实现细节。随后，在理论分析的基础上，提出了Gardner符号定时同步环路和应用于QPSK的Costas载波同步环路的FPGA实现方案。并在Altera QuartusⅡ 6.0集成开发环境下，采用Verilog HDL语言和调用Altera IP Core单元加以实现。 此外，为验证方案的可行性，本课题从软、硬件两方面对其进行测试。其中，针对Gardner符号定时同步环路，采用ModelSim SE6.2a，Debussy5.3v9进行后仿真，分析仿真结果，并得出结论。而对于Costas载波同步方案则采用基于CycloneⅡ系列FPGA芯片EP2C35F672C6的Altera DE2开发板和自行设计的中频实验板，进行硬件测试，验证方案可行性。

点击标签浏览更多相关技术资料资源：