📦 基于FPGA的Turbo码硬件设计及性能分析 - 免费下载

随着通信技术的高速发展以及军事与民用两方面对传输信息的更高要求，当今的纠错码技术已经不能仅仅在理论上探讨问题，必须进一步的提升到实际应用当中去，并且已经成为大部分通信系统中不可或缺的一项关键技术。 本文介绍了Turbo码编码系统的结构，针对Furbo码的特点，重点研究了系统递归卷积码(RSC)和交织器的特点及二者在Turbo码中的作用。接着对译码系统的结构也进行了介绍，重点在迭代译码中进行了研究，并提出了利用外部信息和交叉熵联合作为迭代停止准则的新算法，通过仿真达到了预期效果。 针对实际应用环境对整个编译码系统以及信道进行了软件的模型搭建和软件仿真，在仿真中根据实际通信要求做了具体的参数设定，得出了仿真结果，并对仿真结果进行了进一步的分析和不同参数的性能比较。在软件仿真的基础上，我们以FPGA做为核心芯片设计出Turbo码译码系统的硬件实现电路，由于Turbo码译码时需要大量的存储空间作为迭代的中间信息，我们提出利用外部存储器作为暂存迭代信息的介质，这样将使FPGA资源节省近一半，大大提高资源利用率。 最后对硬件电路设计的性能进行分析，针对实际应用中重点关注和考核的指标进行了进一步的分析和计算，并与软件仿真进行比较。译码时延和资源耗费指标基本与软件指标相符，同时也满足工程的需求，从而验证了硬件电路设计的正确性与合理性。

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