基于FPGA的LDPC码译码研究与硬件实现

低密度奇偶校验(LDPC)码是基于稀疏校验矩阵的线性分组码，它是继Turbo码后在纠错编码领域的又一重大进展。研究表明当码长足够长时，LDPC码具有比Turbo码更为优良的性能，并且其译码复杂度低于Turbo码。目前LDPC已被多家通信公司定为第四代移动通信手机中的纠错编码方案，因此LDPC码编译码器的硬件实现已成为纠错编码领域研究的热点问题之一。 本文在对LDPC码进行了系统的分析和研究的基础上，首先描述了LDPC的编码算法，并根据两种主要编码方法，讨论了编码器硬件实现架构，具体设计了编码器的各个底层功能模块。然后在探讨LDPC码译码器实现时，对比了BP算法和Log-BP算法，并对易于硬件实现的Log-BP算法进行了性能仿真，仿真结果表明Log-BP算法作为硬件译码的算法在性能上完全满足设计要求。 随后，作者分析了硬件实现过程中，数据量化位数选择对整体设计性能和资源消耗两者的影响，在此基础上，选择了合适的量化位数，使用Verilog HDL语言，采用自顶而下的模块化设计方法，对LDPC码译码器进行编程实现；并运用EDA设计工具Synplify Pro和QuartusII，在FPGA上进行了逻辑综合和时序仿真，验证LDPC码译码器设计的正确性及其性能，仿真结果表明用FPGA做LDPC码硬件实现平台的方案是可行的。最后，针对LDPC码的高码率和较长码长情况，对设计中的运算模块进行了优化。

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