基于MAX+PLUSⅡ的十进制计数器的设计
资源简介:VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效,清零端为clrn,进位输出为co。
上传时间: 2014-11-21
上传用户:xc216
资源简介:用VHDL语言实现8位十进制计数器的设计,计数结果用实验板上8个数码管显示
上传时间: 2016-05-27
上传用户:ccclll
资源简介:这是用VHDL设计的十进制计数器,两个VHDL程序分别说明了out和buffer的区别
上传时间: 2014-01-22
上传用户:tfyt
资源简介:用VHDL语言编的带有异步清零功能的十进制计数器
上传时间: 2015-08-25
上传用户:lhc9102
资源简介:一个十进制计数器的vhdl程序,大家可以参考,已经经过编译了
上传时间: 2013-12-30
上传用户:wxhwjf
资源简介:一个至少4位的十进制计数器,具有加减计数功能和置数功能,并能通过数码管显示计数结果。减数为零时发声报警。
上传时间: 2013-12-03
上传用户:erkuizhang
资源简介:这是消除毛刺十进制计数器的源程序,有需要的同学可以参照一下!
上传时间: 2017-01-20
上传用户:gaome
资源简介:这是同步十进制计数器的源程序,有需要的同学可以参照一下!
上传时间: 2013-12-28
上传用户:源码3
资源简介:这是六十进制计数器的源程序,有需要的同学可以参照一下!
上传时间: 2013-12-26
上传用户:aappkkee
资源简介:用vhdl编写的十进制计数器,内部说明详细。
上传时间: 2017-02-26
上传用户:asasasas
资源简介:带清零和重置功能的十进制计数器,可以用LED灯显示结果
上传时间: 2013-12-30
上传用户:FreeSky
资源简介:用VHDL语言实现8421码的十进制计数器,状态变化0000->0001->0010->0011->0100->0101->0110->0111->1000->0000.循环往复。
上传时间: 2013-12-08
上传用户:frank1234
资源简介:带复位和时钟使能的十进制计数器 verilo 描述
上传时间: 2017-09-18
上传用户:FreeSky
资源简介:这里有个JAVA和CGI程序结合的访问计数器的例子. 其实单纯做访问计数器,只有CGI就够了. 但希望统计用户访问该主页的时间时,只用CGI好象就不行了. (本例没有这个功能. :PPP)
上传时间: 2013-12-13
上传用户:han_zh
资源简介:这是一个自己做的倒数计数器的演示文件fla文件,希望大家能和大家一起讨论一起分享
上传时间: 2015-11-02
上传用户:lgnf
资源简介:frv400开发板上的8253计数器的编程,使用linux上gcc编译
上传时间: 2013-11-25
上传用户:虫虫虫虫虫虫
资源简介:java的一个计数器的代码...是有关快速算法的
上传时间: 2016-07-26
上传用户:皇族传媒
资源简介:有关Atmel16的定时计数器的相关文档
上传时间: 2016-10-02
上传用户:yuzsu
资源简介:avr单片机的定时计数器的使用。包括各种延时子程序的调用。内有电路图。
上传时间: 2014-01-03
上传用户:我干你啊
资源简介:目前科技发展迅速,单片机由于其种类繁多及其使用方便,在我们的日常工作与生活中起着必不可少的作用。首先阐述单片机工作原理,简单介绍keil编程软件、proteus仿真软件,在熟练运用keil软件和proteus软件的基础上,对AT89C51单片机的简易计数器系统设计进行说明与...
上传时间: 2022-03-27
上传用户:
资源简介:在软件MAX+PLUS II环境中,设计了一台RISC模型机,具有以下功能:输入包含10个整数(无符号数)的数组M,按从小到大的顺序输出这10个数。
上传时间: 2016-09-03
上传用户:c12228
资源简介:用4位十进制计数器对用户输入时钟信号进行计数,计数间隔为1秒钟。计数满1秒钟后将计数值(即频率值)所存到4位寄存器中显示,并将计数器清0,在进行下一次计数。 频率计由三种模块组成:testctl为控制模块,由1Hz其准产生rst_cnt,load,cnt_en信号;cnt10为...
上传时间: 2013-12-25
上传用户:qq21508895
资源简介:摘要: 本文介绍了基于FPGA 的出租车计价器系统的功能、设计思想和实现, 该设计采用模块化自上而下的层次化设计,顶 层设计有5 个模块,各模块中子模块采用VHDL 或图形法设计。在Max+PLUSⅡ下实现编译、仿真等,最后成功下载到FPGA 芯 片中。完成了可预置自动计...
上传时间: 2013-12-09
上传用户:llandlu
资源简介:基于Quartus II的十进制加法计数器的项目设计,包含了项目文件和VHDL源代码
上传时间: 2014-01-24
上传用户:亚亚娟娟123
资源简介:本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD/FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL(或AHDL)源程序。该设...
上传时间: 2014-02-01
上传用户:wff
资源简介:摘要: 本文介绍了基于FPGA 的出租车计价器系统的功能、设计思想和实现, 该设计采用模块化自上而下的层次化设计,顶\r\n层设计有5 个模块,各模块中子模块采用VHDL 或图形法设计。在Max+PLUSⅡ下实现编译、仿真等,最后成功下载到FPGA 芯\r\n片中。完成了可预置自...
上传时间: 2013-08-09
上传用户:Zxcvbnm
资源简介:在MAX-PLUS下设计的函数消耗发生器,波形有正弦波、方波、三角拨、锯齿波(用键盘选择),信号频率可调(用键盘调节)
上传时间: 2015-04-06
上传用户:royzhangsz
资源简介:基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉...
上传时间: 2013-12-14
上传用户:jeffery
资源简介:本文件包是在MAX+PLUS II 软件环境下实现计数器的逻辑功能
上传时间: 2014-01-11
上传用户:xinyuzhiqiwuwu
资源简介:设计功能及要求 设计M=99的十进制加/减可逆计数器 (1)接通电源时电路能自启动; (2)手动分别实现加、减计数和自动实现加减可逆计数; (3)用数码管显示计数数值。 (4)给定元件:74LS192、74LS00、74LS76、74LS48及LED。
上传时间: 2014-01-23
上传用户:asdfasdfd