📦 IC卡AES协处理器的FPGA设计 - 免费下载

随着我国“金卡工程”的实施，IC卡已渗透到我们生活的各个方面，IC卡作为信息传输、存储和交换的中间媒介，对信息的安全起着举足轻重的作用，因此，它所提供的安全保护手段必须足以保证信息的安全。但现在的IC卡多用DES或T-DES对信息进行加密和解密，这种加密算法早己被攻破。2002年美国公布了新的加密标准—高级加密标准(AES)，并多用于通信和网络，用高级加密标准保证IC卡的信息安全势在必行，针对IC卡的AES协处理器的设计也非常重要。 本论文首先介绍了高级加密标准的整体结构和四个轮函数，并详细介绍了其加密/解密原理和过程。高级加密标准的硬件实现的结构有多种，本论文主要对比了流水线结构、内部流水线结构和循环展开结构的速度和特点，针对IC卡中信息处理的特点和对面积的要求，选择了内部流水线结构作为IC卡AES协处理器的结构，并对该结构进行了改进。在密钥扩展方面，采用了同步扩展的方法，即在进行每一轮运算的同时产生下一轮轮密钥，使轮运算和密钥调度同步进行，大大节省了轮密钥的存储空间。在此基础上又对高级加密标准的四个轮函数进行了算法优化，使加密和解密共享硬件资源。经改进后的结构的突出特点是最大程度上实现了资源共享，减少了硬件资源的占用率。 在硬件设计的基础上，本论文按照自顶向下的设计方法，采用可综合的代码风格，在集成开发软件ISE6.1中完成了AES协处理器各个功能模块的VerilogHDL代码的编写，并在ISE中调用第三方软件Modelsim进行了仿真，验证了设计的正确性，并以Xilinx公司的Virtex系列xcv-pq240型FPGA为载体顺利完成了从综合到映射再到布局布线的全过程，该设计的最高时钟频率达到了20.032MHz，对一个数据分组的加密速度为64Mbits/s，解密速度为43Mbits/s。结果表明，该设计满足各项时序要求，满足IC卡对加解密协处理器的要求。

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