层次化FPGA装箱问题研究.rar

随着现场可编程逻辑阵列(FPGA)的规模越来越大，可编程逻辑的结构也发生了很大的变化。目前，层次化的可编程逻辑结构已经占据了主流地位。相比较单一的可编程逻辑结构，层次化的结构更有利于大型的数字系统的实现，有效地降低了整个系统的连线延迟。与层次化的硬件结构相对应的是FPGA软件设计流程。针对单一的逻辑结构，设计流程相对简单；但引入了层次化的概念以后，整个设计流程需要进行调整，在工艺映射和布局布线之间加入了装箱这一模块。装箱作为设计流程中的重要一环，能够对层次化的结构提供很好的支持，通过考虑各种不同的目标吸收函数，可以实现面积、延迟、布通率或者功耗的优化。从现在的FPGAIP核的发展角度来说，针对有限的IP核面积进行优化显得尤为重要。 本文在FDT200K逻辑单元结构的基础上，提出了一种能够优化组合电路结构的装箱工具——FPACK，并嵌入在整个FDT200K的设计环境中。它利用了组合电路经常存在的输入端共享，通过抽象出层次化CLB结构的数学模型，减少了实现用户电路所需要的可编程逻辑单元的数量，同时因为减少了单元的数量，外部连线的压力也得到了一定的缓解。 另外，本文还对层次化CLB结构的内部互连进行了研究，建立了处理层次化CLB结构内部互连的数学模型。在此模型的基础上提出了一套能够初步处理各种内部互连结构的装箱工具DPACK，通过试验结果初步确定了能够协调层次化可编程逻辑结构的面积、延迟以及灵活性的非全通内部互连结构。

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