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基于FPGA的经济型MPEG2运动图像编码器IP核设计.rar - 资源详细说明
现场可编程门阵列(FPGA)具有使用灵活、体系结构可变、价格低廉、执行速度快等优点，很好地适应了现代远程教育中的多元化需求。因此，本文从经济实用的角度出发，为山区、偏远农村现代远程教育，设计了一种基于FPGA的经济型MPEG-2运动图像编码器的IP核。 本文在现代远程教育需求与运动图像编码标准MPEG-2的交叉点选题，针对山区、偏远农村现代远程教育这一特定的应用领域，开发基于FPGA的经济型MPEG-2运动图像编码器IP核上进行了一些探索和研究。论文针对FPGA设计特点以及本系统的应用环境，采用VHDL语言自顶向下设计了MPEG-2编码器中的核心部分的IP核，重点解决了其中的二维DCT模块、可变字长编码模块当中的关键路径时延过大的问题，提高了系统的最大工作频率，并且对运动估计模块采用了一种高度并行及紧凑流水线技术的运动估计电路结构，通过改进搜索窗缓存、PE运算阵列等单元，获得了较高的运算速度增益并有效地降低了电路功耗。 论文在设计思路上力图体现个人的创新，然后通过ALTERA公司的 Cyclone EP1C12Q240C8器件对设计进行了验证，并将验证结果与MPEG-2 TM5中的校验模型比较，证实了该设计的正确性和优质性。
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