📦 处理器cache扩展数据集在FPGA的实现.rar - 免费下载

当今的芯片制造技术，65nm的工艺已经广泛应用于CPU的设计制造中，随着Intel公司45nm工艺的发布，芯片制造又进入了一个新的时代。并且CPU由单核处理器逐渐演变成今天的双核，甚至四核。 虽然工艺达到了45nm，虽然CPU可以在一片芯片上完成以前四个处理器的并行功能，但在提高工艺与增加处理单元的同时，CPU的速度已经基本达到瓶颈。对于一片CPU，不可能无限提高布线的工艺，不可能无限增加CPU的处理单元，所以必须要开发出新的思路解决CPU加速的问题。近年来，很多研究机构提出硬件加速电路与处理器可重构的思想，利用硬件运行速度快的优势完成以往由软件完成的工作。也就是说，在CPU处理的同时，通过单独的硬件加速电路协助完成处理，达到加速的目的。可重构，也就是在加速的过程中不断对可重配置的硬件重新烧写，以达到适合运行更多程序的目的。想要实现硬件加速电路——作为配合CPU处理单元的重要组成部分，cache访问技术又成为制约其速度快慢的关键部分，而cache与内存(SDRAM)的通信方式可以直接导致访问速度的不同。本文从硬件加速电路中实现的cache入手，提出一种全新的cache实现方式，以便对将来硬件加速和可重构逻辑的实现提供一个更快、更高效的访问模式。本文的主要内容包括： 首先通过FPGA实现了cache阵列——利用Xilinx公司提供的开发工具实现cache，来模拟出CPU中的高速缓存。 第三章论述了如何通过FPGA实现DDR2控制单元，DDR2控制单元作为cache的重要组成部分对整个系统的实现起到至关重要的作用。再接下来是如何将传统的软件语言转换成硬件描述语言，以及软件语言和硬件描述语言在实现、运行效率等方面的区别。将这种转换作为验证FPGA实现cache的一种手段，主要实现的是Laplace方程的C语言向VHDL语言的转化。 第五章，把以上几部分的实现进行联合调试，其中提出了一些新的思路，能够极大的提高传输数据的效率。 第六章，作为实现后的数据测试，从直观的角度对比了同样的算法在软件中运行和进行硬件加速后执行的效率，并且对FPGA实现的cache进行了测试，以便更好的得出硬件加速的优势所在。 第七章是对论文的一个总结，以及硬件加速电路在将来的应用前景。本论文的主要结论如下： 1)FPGA作为硬件加速电路的一个重要组成部分，能够完成对CPU的加速，并且FPGA中强大的IP核可以提供一个有效的手段进行随心所欲的配置。 2)通过Laplace方程的在FPGA上的实现，可以清晰的对比出硬件语言在运行上的优势。 3)通过cache和DDR2的通信，可以极大的提高算法的运行效率，并且能够通过控制DDR2达到扩展算法数据集的目的。

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