面积最小的AES高级加密算法实现，和此代码的测试程序，可作为一个IP核直接使用，可减少开发人员的设计时间
基于FPGA的AES算法快速小面积实现.rar
资料详细技术说明
AES算法是一种分组密码算法，具有极高的安全性能，自提出之日起便成为信息安全领域研究的热点。由于该算法在实现方面具有设计简单，速度快，可并行处理，分组长度可以改变，对处理器结构无特殊要求，不涉及复杂数学运算等特性，使得其选用FPGA实现具有极大的优越性。可是如何设计，使得该算法在FPGA中运行速度更快，占用资源更少，功耗更低一直是摆在国内外学者面前的问题，目前并没有统一的定论。 本文针对以上目标，研究了采用FPGA实现AES算法的模型改进方法。将算法中密钥扩展的处理采用FPGA以外的微控制器单片机配合完成，同时采用共享技术实现算法中加密和解密模块共享同一密钥。对于加密和解密模块的设计，从结构上采用基本结构以节省资源，从各个运算步骤上采用数据并行处理，查表等方法以提高运算速度。改进的结果非但满足了实时性的要求，且大大节省了FPGA资源，降低了功耗，为在低端小容量FPGA器件中实现实时AES算法的目标提供了重要的设计参考依据。并且，由于该算法电路数据端口长度最小也是128位，很难直接与外部器件接口相连，因而本设计开发了相应的8位并行输入输出接口电路，通过单片机相配合完成加解数据与密钥扩展数据的传输。最终整个设计用硬件实现，通过了相关的测试调试，使加解密数据结果借助于串口调试器得以显示。
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