高性能FPGA可配置存储器的IP核设计.rar

可配置静态存储器（SRAM）模块是现场可编程门阵列（FPGA）的重要组成部分，它必须尽量满足用户不同的需要，所以要有良好的可配置性能。本文设计了一款深亚微米工艺下的4-Kb高速双端口可配置静态存储器（SRAM），它可以配置为4K×1、2K×2、1K×4、512×8和256×16五种不同的工作模式。基于不同的配置选择，该SRAM可以配置成单端口SRAM、双端口SRAM、ROM、FIFO、大规模查找表或移位寄存器。本文完整的介绍了该SRAM的设计方法，重点介绍了其架构设计和各功能模块的设计实现，以及用于实现可配置功能的电路的设计方法。本文还结合了目前可配置存储器模块的最新发展，对嵌入在可配置存储器模块中的可配置FIFO控制器进行了研究。该SRAM的数据读取时间为5．5ns，工作频率高于100MHz，达到了较高的性能指标。 关键词：高性能FPGA；静态存储器 ； 可配置；FIFO控制器

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