本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。 本文所设计的Viterbi译码...
可配置的Viterbi译码器的FPGA实现.rar
资料详细技术说明
卷积码作为一类重要的前向纠错码，同具有最大似然译码特性的Viterbi译码算法，广泛应用于各种数字通信系统。随着通信技术的持续发展，产生了许多新技术和新标准。不同的通信标准采用不同的卷积码，以往固定参数的Viterbi译码核已不能满足应用的需要。兼容不同通信标准，支持参数动态配置的Viterbi译码核的设计与实现，具有重要的研究价值。 本文以WiMAX、LTE和UMB无线接入标准为背景，在分析了Viterbi译码算法的基础上，综合考虑资源使用和数据速率，给出了兼容三种标准、参数动态可配置的Viterbi译码核的FPGA设计。可配置的参数包括协议类型、回溯深度以及回溯的初始状态。这些参数与相应的输入数据同时送入译码器，在动态可配置情况下完成可靠译码。创新的数据流控制机制提供了大流量数据的可靠译码。译码器中合理使用的流水线结构保证了高速的数据速率。验证结果表明，译码功能正常可靠，可配置性良好。WiMAX配置情况下数据速率为100Mbps，LTE和UMB配置情况下数据速率为4Mbps。资源使用与相同配置的Altera译码核相当。
相关技术资料推荐
下载与解压说明
下载积分规则
- 本资源下载仅需 2 积分
- 24 小时内重复下载免扣积分
- VIP 会员享专属免积分高速通道
文件解压指南
- 推荐使用 7-Zip 或新版 WinRAR 解压
- 原理图与 PCB 请使用对应 EDA 软件打开
- 压缩包内源码可直接在上方在线预览
免费获取积分
- 新用户注册即赠送 10 积分
- 上传分享工程资料可获得持续积分奖励
- 查看积分规则与会员权益 →