基于CSP理论的Viterbi模块在FPGA上的实现.rar

Soc技术已经成为电路设计中主要方法。整个系统功能的实现是在一个大规模的集成电路上。这个集成电路可能包含了数字、射频、模拟以及其它的功能。Soc技术的优点在于它能将电路的设计从底层电路级推向系统级，使设计者可以将更多的精力放在对IP模块的选择以及内部连接结构上。而一个系统级的IP-core可以看作是由多个模块IP-core通过内部的总线连接而成。 一个IP-core网络可能遭遇稳定性的问题，比如死锁和活锁。只有从设计初期入手才能解决这些问题。其中一个方法是同步原则，即：使得基本上每一个数字设计都是用同步。运用同步的原则会使得抽象的模型很容易理解以及改进。CSP理论正是基于同步这一点，它强调执行的有序性；同时CSP设计方法还可以针对不同的层次进行描述，比如：系统级和芯片级等。这有助于设计者对模块的分析和设计。 Viterbi算法是目前通信领域中最常用的卷积码译码算法之一。本文在大量阅读前人研究文献的基础上，深入理解其算法，提出针对DAB卷积码译码算法的合理结构，应用CSP理论分别对其每一个模块进行描述、验证，最后采用Xilinx公司的ISE开发工具为系统开发平台，在这个平台上完成模块的VHDL语言设计、综合、功能仿真和时序仿真。

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