FPGA中ESD技术和可配置耐压结构研究.rar

静电放电(ESD)是集成电路(IC)中最重要的可靠性问题之一。工业调查表明大约有40％的IC失效与ESD/EOS(电过应力)有关。因此，研究并控制ESD是实现更好性能、更高可靠性IC的一个重要问题。随着IC器件的特征尺寸越来越小，ESD所造成的问题表现得更加突出，已成为现代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。 本文基于0.25μm CMOS工艺，为一款FPGA芯片设计了新型的支持多种输入/输出协议的可配置耐压保护结构。本文在所研究的FPGA芯片结构基础上，对其I/O接口电路结构进行分析。针对可配置的混合电压I/O接口的特点设计出了新型的耐压保护电路。采用可配置的栅偏置控制电路和阱偏置控制电路，使耐压保护电路可以适应不同的接口协议和不同的工作状态。 本文从全芯片保护的角度对所研究FPGA的ESD保护电路进行设计，设计出了针对所研究FPGA芯片的新型的ESD保护结构，使其ESD保护的能力达到设计要求(HBM，2000V)。通过采用有效地全芯片保护结构提升了可配置I/O接口的ESD保护能力；采用ESD BUS技术，有效地解决了FPGA芯片多电源之间的ESD保护问题；采用缓冲箝位二极管串来降低ESD保护电路的漏电流；采用了一些关键的版图设计，消除了LDD和Salicide结构对ESD保护能力的影响。最后，通过ESD测试证明所设计的ESD保护电路达到设计要求。 关键词：FPGA；I/O接口；耐压电路；静电放电

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