自适应算术编码器的FPGA实现.rar

多媒体技术的发展，对图像处理速度的要求越来越高。图像压缩编码是图像处理中很重要的一方面。在图像压缩编码算法和标准发展的同时，标准和算法的复杂性也提高了，这样软件实现的实时性就很低。自适应算术编码就是JPEG2000图像压缩中编码处理速度的瓶颈。尽管计算机技术已得到快速发展，但仍不能满足实时性的要求。FPGA是一种实时性比较好的实现工具，因为它是一种全硬件的结构，具有完全的并行性，且处理速度很快快。所以用FPGA实现高效的自适应算术编码具有非常重要的意义。 本文提出了一种基于FPGA的高效自适应算术编码实现方案。此方案对标准自适应算术编码算法在构上以下三方面的改进。最后用VHDL语言进行实现。 (1).由于编码器里存在反馈，所以一般不能使用流水线。为了一个时钟能够处理一个，本文采用把编码器分成两个部分，概率索引部分和编码输出部分，分别在时钟的两个沿操作。 (2).由于在这样的结构中存在一个很长的逻辑延时，所以本论文又添加了预测功能以减少逻辑延时。为了配合这种预测使其更有利于用FPGA实现，本文又对编码过程进行一些改变，这并不增加编码的复杂性。 (3).在编码后，有可能出现多次的循环归一化，所以本文又在概率索引部分加了一个计算归一化次数的功能，编码以后如果需要归一化就可以一次操作到位，大大提高了时钟频率。 本文又用C语言实现了标准的自适应算术编码，拿它与用FPGA实现的改进后的自适应算术编码的仿真结果对比验证了这种改进后编码器编码的正确性。此种结构的编码效率很高，一个时钟编码一个数据比特，时钟频率可以达到50MHZ，占用的硬件资源大约有800个CLB(可配置逻辑模块)。

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