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verilog 加法器设计在modelsim下方针。。。。。。。。。。。。。。。。。。。。。。

VHDL/FPGA/Verilog 1016 K 124 次下载 2013-12-29

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1016 K

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VHDL/FPGA/Verilog

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发布时间

2013-12-29 20:07

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verilog 加法器设计在modelsim下方针。。。。。。。。。。。。。。。。。。。。。。 - 资源详细说明

verilog 加法器设计在modelsim下方针。。。。。。。。。。。。。。。。。。。。。。

verilog 加法器设计在modelsim下方针。。。。。。。。。。。。。。。。。。。。。。 - 源码文件列表

本资源包含 11 个源码文件支持在线预览，点击文件名即可查看

1

project.lst

2

full_adder.plg

3

adder.plg

4

half_adder.plg

5

full_adder.ide_des

6

full_adder.tcl

7

half_adder.tcl

8

adder.pro

9

half_adder.ide_des

10

adder.ide_des

11

adder.tcl

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