电路原理图 VHDL/FPGA/Verilog 人工审核无毒

niosII基础上实现的嵌入式网络驱动

所属分类 VHDL/FPGA/Verilog
文件大小 14558 K
文件格式 RAR 文件
累计下载 191 次
分享作者
发布日期

资料详细技术说明

niosII基础上实现的嵌入式网络驱动,niosII基础上实现的嵌入式网络驱动

压缩包内文件清单(共 12 个文件)

已自动扫描归档包内目录结构与文件清单 源码与文本文档支持点击「在线阅读」,二进制/媒体文件请下载压缩包后使用
1 FILE
jtag_uart_0_input_mutex.dat 3 B
包内组件
2 FILE
jtag_uart_0_input_stream.dat 10 B
包内组件
3 FILE
atail-f.pl 4.4 KB
包内组件
4 FILE
mux_0kb.tdf 5.3 KB
包内组件
5 FILE
altsyncram_ca01.tdf 31.3 KB
包内组件
6 FILE
dpram_pcp.tdf 2.2 KB
包内组件
7 FILE
cntr_vm8.tdf 6.2 KB
包内组件
8 FILE
altsyncram_c311.tdf 62.9 KB
包内组件
9 FILE
decode_4oa.tdf 2.2 KB
包内组件
10 FILE
mux_3kb.tdf 9 KB
包内组件
11 FILE
altsyncram_toc1.tdf 13 KB
包内组件
12 FILE
cntr_rj7.tdf 4.6 KB
包内组件

相关VHDL/FPGA/Verilog资料推荐

下载与解压说明

下载积分规则

  • 本资源下载仅需 2 积分
  • 24 小时内重复下载免扣积分
  • VIP 会员享专属免积分高速通道

文件解压指南

  • 推荐使用 7-Zip 或新版 WinRAR 解压
  • 原理图与 PCB 请使用对应 EDA 软件打开
  • 压缩包内源码可直接在上方在线预览

免费获取积分