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FIFO和计数器以及时钟控制

VHDL/FPGA/Verilog 10 K 144 次下载 2013-11-28

资源详细信息

文件格式

RAR

文件大小

10 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-11-28 12:59

下载统计

144 次

所需积分

2 积分

FIFO和计数器以及时钟控制 - 资源详细说明

FIFO和计数器以及时钟控制，用于程控交换机教学，与DSP和ADDA芯片配合完成程控交换机功能

FIFO和计数器以及时钟控制 - 源码文件列表

本资源包含 12 个源码文件支持在线预览，点击文件名即可查看

1

counter.vhd

2

com_max_out_user.vhd

3

add_sub_12.vhd

4

com_max.vhd

5

com_min.vhd

6

ad_ctl_tb.vhd

7

clock_div.vhd

8

afifo127s8_ip.vhd

9

communication.vhd

10

add8_nc.vhd

11

9536.vhd

12

clk_gen_block.vhdl

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