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电路原理图 VHDL/FPGA/Verilog 人工审核无毒

使用VHDL语言

所属分类 VHDL/FPGA/Verilog
文件大小 55 K
文件格式 RAR 文件
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资料详细技术说明

使用VHDL语言，对Altera公司的DE2开发板进行开发，本例实现了对板上7段数码管的显示，在niosiiIDE上基于硬件实现小灯的循环亮灭

压缩包内文件清单（共 12 个文件）

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1 FILE
bin27seg.bsf 1.6 KB
包内组件
2 FILE
seg7test.map.rpt 16 KB
包内组件
3 FILE
seg7test.qpf 908 B
包内组件
4 FILE
seg7test.map.summary 454 B
包内组件
5 FILE
seg7test.qws 90 B
包内组件
6 FILE
seg7test.flow.rpt 4.3 KB
包内组件
7 FILE
seg7test.qsf 1.7 KB
包内组件
8 FILE
seg7test.rtlv_sg_swap.cdb 178 B
包内组件
9 FILE
seg7test.cbx.xml 90 B
包内组件
10 FILE
seg7test.sld_design_entry_dsc.sci 154 B
包内组件
11 FILE
seg7test.map.bpm 443 B
包内组件
12 FILE
seg7test.(0).cnf.cdb 1.3 KB
包内组件

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