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通信基带信号发生器的设计

所属分类 VHDL/FPGA/Verilog
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通信基带信号发生器的设计,采用单片机输入频率和波形,在FPGA中实现频率和波形生成

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2 FILE
signal_jj_xz.bin 1.2 KB
包内组件
3 FILE
lcd.bin 1 KB
包内组件
4 FILE
untitled.dsk 3 KB
包内组件
5 FILE
说明.txt 353 B
包内组件
6 FILE
signal.bin 948 B
包内组件
7 FILE
key.obj 732 B
包内组件
8 FILE
lcd.dsk 3 KB
包内组件
9 FILE
signal_jj.hex 2.9 KB
包内组件
10 FILE
signal_jj.asm 14.6 KB
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signal_final.bin 1.3 KB
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12 FILE
signal.asm 11.2 KB
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